《EDA技术》期末测试参考答案

第 1 页 共 6 页 《EDA技术》期中测试参考答案 一、选择题（每小题2分，共计20分。）

1、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计当前工作库（ ）。 A．IEEE库 B．VITAL库 C．STD库 D．WORK工作库 2、VHDL的process进程语句是并行语句，它的内部是由( )语句构成的 A. 并行语句和顺序语句 B.顺序语句 C.并行语句 D.任意语句 3、元件例化语句的作用是（ ）。 A.描述元件模块的算法 B.改善并行语句及其结构的可读性 C.产生一个与某元件完全相同的一组并行元件 D.在高层次设计中引用前面已经设计好的元件或电路模块 4、在VHDL的并行语句之间，可以用( )来传递信息。严格讲是D，但选C也可，因为一般情况下并行语句之间是用信号来传递信息的。 A.常量（Constant） B.变量（Variable） C.信号（Signal） D. 变量和信号 5、以下关于VHDL中常量的声明正确的是（ ）。 A.Constant delay ：Integer = 8 B.Constant delay：Integer ：= 8 C.Variable delay：Integer = 8 D.Variable delay：Integer ：= 8 6、在VHDL语言中，下列对时钟边沿检测描述中，错误的是( )。 A. if clk’event and clk = ‘1’ then B. if rising_edge(clk) then C. if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then 7、下列关于VHDL标识符的说法正确的是（ ）（多选） A.标识符由26个英文字母和数字0～9以及下划线组成，其中字母不区分大小写。 B.标识符必须由英文字母开始，不连续使用下划线，且不能以下划线结束， C.标识符中可以包含空格 D.标识符不允许与VHDL中的关键字重合 8、下列对FPGA结构与工作原理的描述中，正确的是( )。

A.FPGA全称为复杂可编程逻辑器件 B.FPGA是基于乘积项结构的可编程逻辑器件 C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置 D.在Altera公司生产的器件中，MAX7000系列属FPGA结构 9、在VHDL中，关于变量与信号的区别，下列说法不正确的是（ ）。 A．信号用于作为进程中局部数据存储单元 B．在进程中，对信号赋值在进程结束时起作用；对变量的赋值则是立即生效 C．信号在整个结构体内的任何地方都能适用 第 2 页 共 6 页

D．变量和信号的赋值符号不一样 E．信号声明在子程序或进程的外部；而变量的声明在子程序或进程的内部 10、在元件例化(COMPONENT)语句中，用( )符号实现名称映射，将例化元件的端口名与连接的信号名关联起来。 A. = B.：= C.<= D.=> 二、名词解释，写出下列缩写的中文（或者英文）含义（每小题2分，共计10分。）

1、FPGA

2、VHDL 3、时序仿真 4、RTL 5、LUT 请大家参考课本。

三、简答题（每小题5分，共计10分。）

1、VHDL程序一般包含几个组成部分？每个部分的作用是什么？ 答：（1）库、程序包的使用说明：使该库的指定程序包中所声明/定义的内容，在当前源程序中可见。 （2）实体描述：包括类属参数说明和端口说明，描述所设计电路的对外接口。 （3）结构体描述：描述所设计电路的内部行为、功能、结构。 （4）配置说明：描述所设计电路实体和结构体之间的连接关系，以及元件和实体-结构体对之间的连接关系。 2、并行信号赋值语句有几类？比较其异同。 答：三类：简单信号赋值、条件信号赋值、选择信号赋值。 共同点：赋值目标都是信号，都是并行语句，都相当于一个隐含的进程语句（信号赋值语句中的所有读入信号都作为该进程的敏感信号）。 不同点：简单信号赋值语句是最简单的并行语句，执行时直接将表达式的值赋给信号。 条件信号赋值语句的功能与if语句相同，在执行时按书写的先后顺序测试每个条件，一旦条件为真，则将表达式的值赋给信号。 选择信号赋值语句与case语句相似。当关键字with后的选择表达式的值发生变化时，就将该值和每个选择值进行比较，将选择值匹配的子句中的表达式的值赋给信号。 四、程序填空（每小题10分，共计20分。）

1、这是一个带有异步清零和使能端的在时钟脉冲上升沿触发的100进制计数器。试解释相关的语句。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all ; ① 库、程序包的使用说明 entity cnt100b is  实体声明 port( clk, rst, en : in std_logic; cq : out std_logic_vector(7 downto 0); -- 计数输出 cout: out std_logic); -- 进位输出 end entity cnt100b; architecture bhv of cnt100b is begin 第 3 页 共 6 页

process (clk, rst, en) is variable cqi : std_logic_vector(7 downto 0); ③定义一个标准逻辑矢量类型的变量，用于存储计数值

begin if rst = '1' then cqi := (others=> '0'); ④ 将变量cqi清零 else if clk‟event and clk=‟1‟ then⑤ 检测clk是否有上升沿 if en = '1' then if cqi(3 downto 0) < "1001" then cqi:= cqi+1; else if cqi(7 downto 4) < "1001" then cqi := cqi + 16; ⑥cqi的高4位加1，即计数值的十位BCD码加1.

else cqi := (others => '0'); ⑦计数值的十位BCD码清零 end if; cqi(3 downto 0):= (others => '0'); ⑧计数值的个位BCD码清零 end if; end if; cq <=cqi; ⑨ 通过端口信号cq将变量cqi表示的计数值信息传递到进程外部 end if; if cqi = “10011001” then ⑩ 如果变量cqi等于最大计数值99 cout <= '1'; else cout <= '0'; end if; end if; end process; end architecture bhv;

2、下面程序是8位分频器电路的VHDL描述，试补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNDE .ALL; ENTITY PULSE IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR (7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END ENTITY PULSE; ARCHITECTURE one OF PULSE IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) --在进程内部不能定义一个信号，只能定义一个变量。 VARIABLE CNT8 : STD_LOGIC_VECTOR( 7 DOWNTO 0); BEGIN IF clk‟event and clk=‟1‟ THEN IF CNT8 = "11111111" THEN CNT8 : = D ; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 : = CNT8 +1; --否则继续作加1计数 FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG; 第 4 页 共 6 页

P_DIV: PROCESS( FULL‟event and FULL =‟1‟ ) –一般将进程中做读取操作的信号列到敏感信号列表中 VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN CNT2 : = NOT CNT2 ; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0'; END IF; END IF; END PROCESS P_DIV; END; 五、程序改错（共计10分。）

请仔细阅读七段译码显示器程序，找出错误语句，并给出正确的语句。 1 library ieee; 2 use ieee.std_logic_1164.all; 3 entity decoder47 is 4 port(lt,ibr,ib_ybr:in bit; 5 a: in std_logic_vector(3 downto 0); 6 y:out std_logic_vector(6 downto 0)；); --将最后一个“）”前的“；”去掉。 7 end decoder47; 8 architecture art of decoder is --将decoder改为decoder47。 黄色高亮显示的三个地方的实体名必须一样 9 begin 10 process(lt,ibr,ib_ybr,a) 11 signal s: std_logic_vector(3 downto 0); --将signal改为ariable 再次强调在进程中不能定义信号，只能定义变量 12 begin 13 s<=a(3)&a(2)&a(1)&a(0); --将“<=”改为“:=” 要注意变量和信号的赋值符号是不一样的。 14 if lt='0' and ib_ybr='1' then 15 y<="1111111"; --检查七段显示管是否正常 16 elsif ibr='0' and a="0000" then 17 y<="0000000"; 18 else 19 case s is 20 when"0000"=>y<="1111110"; --7E 21 when"0001"=>y<="0110000"; --30 22 when"0010"=>y<="1101101"; --6D 23 when"0011"=>y<="1111001"; --79 24 when"0100"=>y<="0110011"; --33 25 when"0101"=>y<="1011011"; --5B 26 when"0110"=>y<="0011111"; --5F 27 when"0111"=>y<="1110000"; --70 28 when"1000"=>y<="1111111"; --7E 29 when"1001"=>y<="1110011"; --7B 30 when"1010"=>y<="0001101"; --0D 31 when"1011"=>y<="0011001"; --19 32 when"1100"=>y<="0100011"; --23 32 when"1101"=>y<="1001011"; --4B 33 when"1110"=>y<="0001111"; --0F 34 when"1111"=>y<="0000000"; 35 when others=>null; 36 end case; 37 end if;