基于可编程逻辑器件的四位奇偶校验器设计
新疆大学课程设计
题目：基于可编程逻辑器件的四位奇偶校验器设计指导老师:
学生姓名：
所属院系：电气工程学院
专业：
班级：
学号：
完成日期：2013年01月04日
新疆大学
本科生课程设计任务书
班级：姓名：
设计题目：基于可编程逻辑器件的四位奇偶校验器设计
要求完成的内容：1.设计出一个奇偶校验逻辑电路,当四位数中有奇数个1时输出结果为1;否则为0。
2．写出该电路的真值表。
3．采用逻辑门电路或可编程逻辑阵列PLA实现。
4．画出详细的电路图。
5．写出详细的原理说明。
指导教师：
教研室主任：
一、概述
奇偶校验是一种荣誉编码校验，在存储器中是按存储单元为单位进行的，是依靠硬件实现的，因而适时性强，但这种校验方法只能发现奇数个错，如果数据发生偶数位个错，由于不影响码子的奇偶性质，因而不能发现。
奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。
二、写出详细的原理说明
奇偶校验法是对数据传输正确性的一种校验方法。我们所涉及的奇偶校验逻辑电路是用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"1"，否则置为"0"。例如，需要传输"1101"，数据中含3个"1"，所以其奇校验位为"1",需要传输"1111",数据中含4个"1",所以其偶校验位为"0"。
上面设计的奇偶校验逻辑电路就是属于单向奇偶校验逻辑电路，当我们输入一个四位数1000时A,B端所流的直流通过U1A异或门后输出为高电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，它们个别通过U6A和U7A非门后输出的是低电平，高电平。最后通过与非门时输出为高电平，灯亮。
当我们输入1100时A,B端所流的直流通过U1A异或门后输出为低电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，流过U6A和U7A非门后输出的是高电平，高电平。通过与非门时输出为低电平，灯灭。其他14个四位数的原理都跟这上面的原理类似。
备注:( A, B, C, D 分别为校验器的四个输入端,Y时校验器的输出端) 画出该电路的卡诺图：
写出该电路的表达式：
()()()
()()()
()ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD AB C D AB CD CD AB C D AB CD CD AB C D AB AB C D AB C D AB AB A B C D A B C D A B
+++++++=⊕+++⊕++=⊕++⊕+=⊕++⊕=⊕+⊕=⊕⊕
四、采用逻辑门电路或可编程逻辑阵列PLA 实现
五、画出详细的电路图
当四位数中有奇数个1时的电路图(输出结果为1,灯亮):
当四位数中有偶数个1时的电路图(输出结果为0,灯灭):
六、总结与体会
为了系统的可靠性，对于位数较少，电路较简单的应用，可以采用奇偶校验的方法。奇校验是通过增加一位校验位的逻辑取值，在源端将原数据代码中为1的位数形成奇数，然后在宿端使用该代码时，连同校验位一起检查为1的位数是否是奇数，做出进一步操作的决定。奇偶校验只能检查一位错误，且没有纠错的能力。偶校验道理与奇校验相同，只是将校验位连同原数据代码中为1的位数形成偶数。奇偶校验器多设计成九位二进制数，以适应一个字节，一个ASCII代码的应用要求。
在这次设计的过程中我们也遇到了很多困难，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，比如说在设计奇偶校验逻辑电路的时候，该用哪个芯片，怎么使用，如何来设计电路图都把我们难道了，最后还是认真的看书和讨论才明白了解决这些问题的思路。光设计电路图然后输出结果上花了整整的两天时间。通过这次课程设计还锻炼了我们的团队合作精神，只有大家在分工明确的基础上齐心协力，才能是团队获得成就。
通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。
附：主要参考书目：
《电子基础技术》
《网络资料》
《电子基础技术实验指导书》
要求：1、封面页、任务书页和指导教师评语页采用给定的模版。封面页、任务书页分别为第一、第二页，指导教师评语页为最后一页。
2、论文内容采用小四号字打印。
asanjian0531@https://www.360docs.net/doc/2310280382.html,
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );
奇偶校验电路设计
奇偶校验电路设计 一、实验目的 1．熟悉QuartusII的使用； 2. 学习在QuartusII中； 3. 学习原理图方式自定义元件的输入，封装，调用； 4. 掌握奇偶校验原理； 5. 学会使用现成的芯片搭建目标电路。 二、实验内容和原理 实验内容： （1）在QuartusII环境下以原理图方式建立顶层文件工程。 利用多个74386芯片搭建一个奇偶校验电路。74386提供四个2输入异或门 （2）建立仿真文件，观察输出结果。 实验原理： 奇偶校验码是最简单的数据校验码，其码距为2，可以检测出一位错误，但无法指出错误的位置。 具体校验实现方法为将有效信息位和校验位读入，判断其1的个数是奇数个还是偶数个，在奇校验的情况下正常情况下个数应该为奇数个，偶校验正常情况下应该是偶数个。 校验码的生成：对于奇校验，判断有效信息位1的个数，若为偶数则校验位为1，奇数则校验位为0；偶校验反之。 具体实现的逻辑表达式如下：
三、实验设计原理图以及综合结果 记录逻辑单元
综合结果如下图所示： 四、仿真波形图 画出波形图以及波形图中仿真信号的说明。 并分析结果（实验现象结论）。 仿真波形图如下所示：
其中，D0-7为信息位，Djiao为校验位。实验结果如下： 说明：波形信息位为奇数个1，校验位为0时，输出的奇校验位为0，偶校验位为1，奇校验错误为0，偶校验错误为1（即有错）。同理其他测试分别测试了信息位为奇数个1，校验位为1、信息位为偶数个1，校验位为1、信息位为偶数个1，校验位为0的情况，图中波形的测试完全符合预期要求。 五、实验中遇到的问题和解决方法。 在实验中遇到的主要问题： （1）操作不熟悉导找不到部分功能元件 （2）由于连线有误，在仿真时结果出现错误。
四位超前进位加法器原理
超前进位加法器原理 74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚如图1所示： 图1 74283管脚图 其真值表如下所示： 表1 4位超前进位加法器真值表
由全加器的真值表可得S i 和C i 的逻辑表达式： 定义两个中间变量G i 和P i ： 当A i ＝B i ＝1时，G i ＝1，由C i 的表达式可得C i ＝1，即产生进位，所以G i 称为产生量变。若P i ＝1，则A i ·B i ＝0，C i ＝C i-1 ，即P i ＝1时，低位的进位能传 送到高位的进位输出端，故P i 称为传输变量，这两个变量都与进位信号无关。 将G i 和P i 代入S i 和C i 得： 进而可得各位进位信号的逻辑表达如下：
根据逻辑表达式做出电路图如下： 逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：
电路网表如下： *xor 2 .subckt xor2 a b c d f mxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4 .ends xor2 *and2 .subckt and2 a b f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4 .ends and2 *and3 .subckt and3 a b c f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6 .ends and3 *and4 .subckt and4 a b c d f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8 .ends and4
计算机组成原理课程设计---校验码生成电路的设计
计算机组成原理课程设计---校验码生成电路的设计
编 号： 课程设计 学 号： 201140410119 教学院计算机学院 课程名称计算机组成原理课程设计 题目校验码生成电路的设计 专业计算机科学与技术 班级计科一班 姓名陈建辉 同组人员周海涛石义沣明廷柱 指导教师杨斐
目录 一概述 (3) 1.课程设计的目的 (3) 2.课程设计的要求 (3) 二总体方案设计 (4) 1.设计原理 (4) 2.整体设计思路 (5) 3. EDA技术及QUARTUS II软件的简介 (5) 4. 主要特点 (8) 5. 具备的功能 (8) 6. 分工情况 (9) 7. 设计环境 (9) 三详细设计 (10) 1. 12位的寄存器设计 (10) 2. 奇偶校验电路的设计 (11)
3. CRC码生成电路的设计 (12) 4. 17位寄存器设计 (14) 5. 整体电路 (15) 四.程序的调试与运行结果说明 (16) 1. 建立工作库文件夹和编辑设计文件 (16) 2. 时序仿真 (17) 3. 设置开始时间和结束时间及时间段 (18) 4. 奇偶校验码波形图 (19) 5. CRC码校验仿真波形图 (19) 6. 整合电路校验码的波形图 (20) 五课程设计总结 (20) 参考文献 (22)
一概述 1.课程设计的目的 1. 理解和掌握该课程中的有关基本概念，程序设计思想和方法。 2．培养综合运用所学知识独立完成课题的能力。 3．培养勇于探索、严谨推理、实事求是、有错必改，用实践来检验理论，全方位考虑问题等科学技术人员应具有的素质。 4．掌握从资料文献、科学实验中获得知识的能力，提高学生从别人经验中找到解决问题的新途径的悟性，初步培养工程意识和创新能力。 2.课程设计的要求 1. 能够熟练掌握计算机中校验码的工作原理及其多种实现方案； 2. 掌握硬件描述语言VHDL及原理图设计方法； 3. 熟练掌握Quartus II软件平台； 4. 各小组按模块分工，每人独立完成自己负责的模块； 5. 合作完成最终的硬件下载及调试； 6. 独立撰写符合要求的课程设计报告。
奇偶校验通信原理课程设计
西南科技大学通信原理设计报告 课程名称：通信原理课程设计 设计名称：奇偶校验编码仿真 姓名：王雷 学号: 班级：通信1004 指导教师：秦明伟 起止日期：2013年7月5日星期五 西南科技大学信息工程学院制
方向设计任务书 学生班级：通信1004 学生姓名：王雷学号：20105615 设计名称：奇偶校验编码仿真 起止日期：2013年7月5日星期五指导教师：秦明伟 方向设计学生日志
奇偶校验编码仿真 一、摘要（150-250字） 奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 二、设计目的和意义 认识matlab软件，学习掌握matlab的基本操作方法，熟悉M文件和simulink的具体实现方法，了解数据奇偶校验的原理和在matlab中的基本仿真，通过对简单的通信实验设计，提高了动手能力和对matlab操作，巩固了课程知识。 三、设计原理 在数据传输前附加一位奇校验位，用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"0"，否则置为"1"，用以保持数据的奇偶性不变。例如，需要传输"11001110"，数据中含5个"1"，所以其奇校验位为"0"，同时把"110011100"传输给接收方，接收方收到数据后再一次计算奇偶性，"110011100"中仍然含有5个"1"，所以接收方计算出的奇校验位还是"0"，与发送方一致，表示在此次传输过程中未发生错误。奇偶校验就是接收方用来验证发送方在传输过程中所传数据是否由于某些原因造成破坏。 奇偶校验原理是基于异或的逻辑功能。奇偶校验的编码方法是在原信号码组后面添加以为监督码元，奇偶校验分为奇校验和偶校验，奇校验是原信息码元加上监督码元后，使整个组成的数码组中，1的个数为奇数个。偶校验的工作原理则正好与奇校验相反。 对于n位二进码a1a2a3a4……a n奇校验有如下表示： a1⊕a2⊕a3⊕a4……⊕a n⊕C=1 偶校验的表达式为： a1⊕a2⊕a3⊕a4……⊕a n⊕C =1 其中，C为监督码元，在本设计中n为8，可以推出C的表达式为： C =a1⊕a2⊕a3⊕a4……⊕a8 在发送端让其监督码和信息码一起发送，在信息接收端，计算校验因子的表达式为： 、 S=a1⊕a2⊕a3⊕a4……⊕a n⊕C
实验一 4位全加器的设计
实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：
VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;
利用全加器电路创建四位二进制加法器
一.课程设计的目的： 1、学习并了解MATLAB软件。 2、尝试用Simulink建模。 3、实现对数字电路的防真设计。 4、利用全加器电路创建四位二进制加法器。 二.课程设计题目描述及要求： 利用所学的数字电路的基本知识和MUTLAB软件中Simulink的应用学习，完成对数字电路的仿真设计。用各种各样的组合逻辑电路设计全加器，输出曲线，再利用全加器设计电路创建四位二进制加法器电路图，给出输出。 三．MATLAB软件简介： MATLAB是MathWorks公司于1984年推出的一套高性能的数值计算可视化软件，集数值分析、矩阵运算、信号处理和图形显示于一体。MATLAB是由Matrix 和Laboratory单词的前三个字母组合而成的，其含义是矩阵实验室。 Simulink是MATLAB最重要的组件之一，是实现动态系统建模、仿真的一个集成环境。它支持线性和非线性系统，连续时间、离散时间，或者两者的相结合的仿真，而且系统是多进程的。Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK 键确定。利用这些基本门电路组成加法器逻辑电路。 四．课程设计的内容： 1、1位全加器的设计。 所谓全加器，就是带进位输入和进位输出的加法器。1位全加器有3个输入，分别是加
实验三 组合逻辑电路的设计(一)
实验三组合逻辑电路的设计（一） 一、实验目的 1．掌握用SSI器件设计组合逻辑电路的方法； 2．熟悉各种常用MSI组合逻辑电路的功能与使用方法； 3．掌握多片MSI组合逻辑电路的级联、功能扩展； 4．学会使用MSI逻辑器件设计组合电路； 5．培养查找和排除数字电路常见故障的初步能力。 二、实验器件 1．74LS00 四二输入与非门74LS20 双四输入与非门 2．74LS138 三线—八线译码器74LS139 双二线—四线译码器 三、实验原理 组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。组合逻辑电路的设计，就是如何根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳电路。 在采用小规模器件（SSI）进行设计时，通常将函数化简成最简与—或表达式，使其包含的乘积项最少，且每个乘积项所包含的因子数也最少。最后根据所采用的器件的类型进行适当的函数表达式变换，如变换成与非—与非表达式﹑或非—或非表达式﹑与或非表达式及异或表达式等。 在数字系统中，常用的中规模集成器件(MSI)产品有编码器﹑译码器﹑全加器﹑数据选择/分配器﹑数值比较器等。用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比方法。因为每一种中规模集成器件都具有某种确定的逻辑功能，都可以写出其输出和输入关系的逻辑函数表达式。在进行设计时，可以将要实现的逻辑函数表达式进行变换，尽可能变换成与某些中规模集成器件的逻辑函数表达式类似的形式。 下来我们介绍一下使用中小规模器件设计组合逻辑电路的一般方法。 四、组合电路设计原则及其步骤 组合电路的设计是由给定的的逻辑功能要求，设计出实现该功能的逻辑电路，设计过程大致按下列步骤进行： （1）分析设计要求，把用文字描述的形式的设计要求抽象成输入、输出变量的逻辑关系；（2）根据分析出的逻辑关系，通过真值表或其他方式列出逻辑函数表达式； （3）根据题目提供给你的芯片，将逻辑函数化简到所需要的函数式； （4）画出逻辑电路图或电路原理图； 对于MSI组合逻辑电路的设计是以所用MSI个数最少、品种最少，同时MSI间的连线也最少作为最基本的原则。 下面使用中小规模器件我们各举一个例子： 例：用与非门设计三位多数表决器。 步骤：（1）根据真值表写出逻辑表达式： F = AB + BC + AC = AB BC AC （2）画出逻辑图，如图3—1所示
组成原理课设-指令寄存器和八位奇偶校验
东北大学秦皇岛分校电子信息系 专业名称计算机科学与技术 班级学号 学生姓名 指导教师袁静波 设计时间2011.1214~2011.1226
课程设计任务书 专业：计算机科学与技术学号：学生姓名： 设计题目：指令系统及指令寄存器及8位奇偶校验电路设计一、设计实验条件 综合实验楼 二、设计任务及要求 1.指令：6，19，28，46号指令 2.指令寄存器 3.8位奇偶校验电路 三、设计报告的内容 1．设计题目与设计任务 题目：指令系统及ALU设计 1. 6，19，28，46号指令指令的设计。 2. 指令寄存器设计。 3. 8位奇偶校验电路 2．前言 融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识； 学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优 点； 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。 3．设计主体 【模型机设计】 1.指令系统设计： 第19号指令：助记符：SUBC A,MM； 格式：操作码和地址码。
功能：从累加器A中减去MM地址的值，减进位。 寻址方式：寄存器间接寻址方式。 第6号指令：助记符：ADD A, @R? 格式：操作码和地址码。 功能：将间址存储器的值加入累加器A中 寻址方式：寄存器间接寻址 第28号指令：助记符：OR A, #II 格式：操作码和地址码。 功能：累加器A“或”立即数II。 寻址方式：直接寻址方式。 第46号指令：助记符：CMP A, R? 格式：操作码，地址码 功能：比较A与R?是否相等，即A-R，置标志位Z 寻址方式：寄存器直接寻址 2.模型机硬件设计 题目：指令寄存器IR设计 功能：保存当前正在执行的指令 由一片74LS273构成： 其输入端接自总线单元（BUS UNIT）的D7-D0。 输出端为I7～I0即指令码，操作码供INS UNIT单元的指令译码电路使用，寄存器地址字段SR、DR供寄存器译码电路使用。 控制信号：LIR，在T3节拍有效，将数据总线上的数据（指令码）打入IR。 3.逻辑电路设计： 题目：8位奇偶校验电路 功能：
基于可编程逻辑器件的四位奇偶校验器设计
新疆大学课程设计 题目：基于可编程逻辑器件的四位奇偶校验器设计指导老师: 学生姓名： 所属院系：电气工程学院 专业： 班级： 学号： 完成日期：2013年01月04日
新疆大学 本科生课程设计任务书 班级：姓名： 设计题目：基于可编程逻辑器件的四位奇偶校验器设计 要求完成的内容：1.设计出一个奇偶校验逻辑电路,当四位数中有奇数个1时输出结果为1;否则为0。 2．写出该电路的真值表。 3．采用逻辑门电路或可编程逻辑阵列PLA实现。 4．画出详细的电路图。 5．写出详细的原理说明。 指导教师： 教研室主任：
一、概述 奇偶校验是一种荣誉编码校验，在存储器中是按存储单元为单位进行的，是依靠硬件实现的，因而适时性强，但这种校验方法只能发现奇数个错，如果数据发生偶数位个错，由于不影响码子的奇偶性质，因而不能发现。 奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 二、写出详细的原理说明 奇偶校验法是对数据传输正确性的一种校验方法。我们所涉及的奇偶校验逻辑电路是用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"1"，否则置为"0"。例如，需要传输"1101"，数据中含3个"1"，所以其奇校验位为"1",需要传输"1111",数据中含4个"1",所以其偶校验位为"0"。 上面设计的奇偶校验逻辑电路就是属于单向奇偶校验逻辑电路，当我们输入一个四位数1000时A,B端所流的直流通过U1A异或门后输出为高电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，它们个别通过U6A和U7A非门后输出的是低电平，高电平。最后通过与非门时输出为高电平，灯亮。 当我们输入1100时A,B端所流的直流通过U1A异或门后输出为低电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，流过U6A和U7A非门后输出的是高电平，高电平。通过与非门时输出为低电平，灯灭。其他14个四位数的原理都跟这上面的原理类似。
四位二进制加法器电工电子课程设计
长安大学 电子技术课程设计 4位二进制加法器 专业车辆工程 班级22010901 姓名韩塽 指导教师顾樱华 日期2011、6、26
目录 一、技术要求 (2) 二、摘要 (2) 三、总体设计方案的论证及选择 (2) 1、加法器的选取 (2) 2、译码器的选取 (2) 3、数码管的选取 (3) 四.设计方案的原理框图，总体电路图，接线图及说明 (3) 1、总体原理图 (3) 2、总体接线图 (4) 五.单元电路设计，主要元器件选择与电路参数计算 (4) 1、逻辑开关 (4) 2、加法器设计 (5) 3、译码器设计 (7) 4、数码管设计 (9) 六、收获与体会 (10) 七、参考文献 (11) 八、附件（元器件清单） (12) 评语 (13)
一.技术要求 1.四位二进制加数与被加数输入 2.二位数码管显示 二.摘要 该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。数码显示采用计数器，译码器七段译码显示管来实现。加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。目前使用最广泛的二进制加法器是二进制并行加法器。 三.总体设计方案的论证及选择 1.加法器的选取 二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。所以根据加法器的工作速度选取超前进位加法器。这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。 2.译码器的选取 译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。译码器是组合逻辑电路的一个重要的器件，在显示译码器的选择上有七段译码器和八段译码器。此
8路数据选择器、16位奇偶检验器的设计
课程设计报告 （理工类） 课程名称： EDA技术专业班级：电子科学与技术102 学生学号： 050210109 学生姓名：江杰 所属院部：物电学院指导教师：顾涵 20 12 ——20 13 学年第 1 学期
设计项目名称：8位数据选择器与16位奇偶校验器设计同组学生姓名：张海军、贺旌、蒋宁洲 实验地点：力行楼203 设计成绩： 批改教师：批改时间：
一、设计目的和要求 1.课程设计目的 本实验课程的目的，旨在通过上机实验自己进行EDA设计，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图和硬件描述语言进行电路设计的基本方法和利用EDA工具软件（MAX+plusⅡ）设计简单数字电子系统的能力，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。 2.课程设计的基本要求 1、通过课程设计使学生能熟练掌握一种EDA软件（MAXPLUS2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。 2、通过课程设计使学生能利用EDA软件（MAXPLUS2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或AHDL硬件描述语言输入法。 3、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。 3.课程设计类型 EDA技术VHDL程序设计 二、仪器和设备 计算机，MAX+plusⅡ软件
三、设计过程 1.设计内容和要求 a）.设计一个八选一数据选择器，同时每一个输入端口又由3个二进制位组成，输出端口是从前八个端口选择一个由3个二进制位组成的端口。 b）.设计一个16位奇偶校验器，对输入的信号进行统计奇数或者偶数的数量。将其奇偶校验的结果输出，若为奇数个 1 输出为高电平；若为偶数个1输出为低电平 2.设计方法和开发步骤 a).方法：查阅相关资料，找到对于一个四选一数据选择器和8位奇偶校验器的介绍，运用类比的方法写出设计所需要的程序。 b).步骤： Ⅰ去图书馆查找相关资料，了解基本原理； Ⅱ写出真值表，根据真值表分析程序结构； Ⅲ确定输入输出，且数据选择器使用case语句，奇偶校验器使用loop结构； Ⅳ参考四选一数据选择器，，8位奇偶校验器，写出VHDL程序； 综合编译，仿真，并进一步完善。 3.设计思路 a)八选一数据选择器执行对8个数据源的选择，d0,d1,d2,d3,d4,d5,d 6,d7 定义为七个数据输入端口作为数据输入端。使用三位地址码产生8个地址信号，由a0a1a2选择信号，从而实现y
海明码生成与校验电路设计与实现范本
海明码生成与校验电路设计与实现
沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：海明码生成与校验电路设计与实现 院（系）： 专业： 班级： 学号： 姓名： 指导教师： 完成日期： 1月14日
目录 第1章总体设计方案 ................................................ 错误!未定义书签。 1.1设计原理.............................................................. 错误!未定义书签。 1.2设计思路.............................................................. 错误!未定义书签。 1.3设计环境.............................................................. 错误!未定义书签。第2章详细设计方案 (3) 2.1顶层方案图的设计与实现 (3) 2.2功能模块的设计与实现 (4) 2.2.1海明码SHENGCHENG模块的设计与实现 (4) 2.2.2海明码ERROR模块的设计与实现 (6) 2.2.3海明码JIAOYAN模块的设计与实现 (8) 3.1编程下载 ............................................................. 错误!未定义书签。 3.2硬件测试及结果分析 .......................................... 错误!未定义书签。参考文献 . (15) 附录（程序清单或电路原理图） (16)
基于FPGA的低密度奇偶校验码编码器设计
第45卷第9期2011年9月 浙 江 大 学 学 报(工学版) Jo urnal of Zhejiang U niv ersity (Engineer ing Science) Vol.45No.9Sep.2011 收稿日期:2010-05-05. 浙江大学学报(工学版)网址:w w w.jou https://www.360docs.net/doc/2310280382.html, /eng 基金项目:国家质检总局科技计划资助项目(2009QK027);浙江省科技计划优先主题重点工业资助项目(2010C11024);杭州经济开发区 产学研合作资助项目(201002). 作者简介:张洋(1984-),男,硕士生,主要从事信道编译码技术与超大规模集成电路设计的研究.E -m ail:yangz hang999@gm https://www.360docs.net/doc/2310280382.html, 通信联系人:王秀敏,女,教授.E -mail:w xm6341@https://www.360docs.net/doc/2310280382.html, DO I:10.3785/j.issn.1008-973X.2011.09.012 基于FPGA 的低密度奇偶校验码编码器设计 张 洋,王秀敏,陈豪威 (中国计量学院信息工程学院,浙江杭州310018) 摘 要:为提高准循环低密度奇偶校验码(LD PC)编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIM AX 标准中码率为1/2,码长为2304的L DPC 码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明:与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率. 关键词:低密度奇偶校验码;编码器;现场可编程逻辑门阵列;对数循环移位寄存器;资源共享中图分类号:T N 47 文献标志码:A 文章编号:1008-973X(2011)09-1582-05 FPGA based design of LDPC encoder ZH ANG Yang,WA NG Xiu -min,CH EN Hao -w ei (College of I nf ormation Engineer ing ,China J iliang Univers ity ,H angz hou 310018,China ) Abstract:A logarithm ic cyclic shifter based schem e w as proposed to im pr ove the operation speed o f m atrix -vecto r m ultiplication in the quas-i cyclic low density parity -check co de (QC LDPC)encoding process and then im pro ve the throughput of the encoder.An enco der w as designed for an LDPC co de defined in the WIM AX standar d w ith a code rate of 1/2and a code length of 2304.The advantage of resource sharing w as fully taken accor ding to the char acteristics o f the base par ity -check m atrix w hich could be co nverted to a m atrix w ith no tw o no nnegativ e elements in the same column in any tw o adjacent row s by row per muta -tion.Six log ar ithmic cyclic shifters w ere used fo r the par allel calculation of tw elve matrix -vector multipl-i cations in the encoding process.T iming simulation and hardw are test results show that the proposed so lu -tion reduces the resource consumed and improv es the thro ug hput effectiv ely compared to other methods.Key words:LDPC;encoder;field -pro gramm able gate array (FPGA);lo garithm ic cyclic shifter;resource sharing 低密度奇偶校验码(lo w density parity -check code,LDPC),即在高斯白噪声信道条件下,采用BP (belief -propagatio n)译码算法时,该码与Turbo 码一样具有接近香农容限的误码率性能[1] .目前LD -PC 码已广泛地应用于二次高斯Wyner -Ziv 编码[2]、 GM D -TH P M IMO 系统 [3] 、全息数据存储系统 [4] 以 及正交频分复用(OFDM )系统[5],并被DVB -S2,WIM AX 等通信标准所采用[6-7]. 矩阵与向量的乘法运算是LDPC 码编码过程中的一种主要运算.赵明等 [8] 设计了一种类CPU
4位全加器设计解析
可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院 班级 姓名 学号 2104年12月30 日
目录 摘要 (1) 1.设计目的 (2) 2.设计要求 (2) 3.设计原理 (2) 3.1.四位全加器 (2) 3.2.四位全加器的原理图 (4) 4.设计方案 (4) 4.1.仿真软件 (4) 4.2.全加器原理 (5) 4.2.1一位全加器的设计与原理 (5) 4.2.2四位全加器的原理及程序设计 (5) 5.程序设计 (7) 6.仿真及结果 (8) 总结与体会 (10) 参考文献 (11)
摘要 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。 关键词：VHDL 四位全加器Quartus II
四位全加器设计 1.设计目的 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 2.设计要求 1）复习EDA的相关技术与方法； 2）掌握VHDL或者Verilog语言，并要求能编写程序。 3）Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。 4）设计相关简单的电路，完成既定的功能。 3.设计原理 3.1.四位全加器 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示
16位的奇偶校验器设计
课程设计报告 学生姓名学号 班级电子信息工程 院系信院电子系 题目16位的奇偶校验器设计 指导教师 2012 年 5 月
题目一：设计一个16位的奇偶校验器，并仿真验证其功能。（1班1组） （要求：输入一个16位的矢量数值，统计矢量中“1”的个数；并判断16位数中1的个数的奇偶性） 1、设计思路 2、VHDL程序（或原理图） 3、仿真波形（图片） 4、程序分析 1，设计思路如下： 可以使用FOR_LOOP语句，语法格式如下： [LOOP标号: ] FOR 循环变量，IN 循环次数范围LOOP 顺序语句 END LOOP [LOOP标号]； FOR后的“循环变量”是一个临时变量，属LOOP语句的局部变量，不必事先定义。 “循环次数范围”规定LOOP语句中的顺序语句被执行的次数。循环变量从循环次数数范围的初值开始，每执行完一次顺序语句后递增1，直至达到循环次数范围指定的最大值。 其中定义输入端口十六位的数据总线为a, 输出端口y将其奇偶校验的结果输出, 输出端c统计1 的个数 2，VHDL程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY parity_check IS PORT (a:IN STD_LOGIC_VECTOR (15 DOWNTO 0); y:OUT STD_LOGIC; c:out integer range 0 to 16); END parity_check; ARCHITECTURE arch OF parity_check IS BEGIN PROCESS(a) V ARIABLE temp:STD_LOGIC; V ARIABLE m: INTEGER RANGE 0 TO 16; BEGIN temp:='0'; m:=0; --偶校验初始值设为0，奇校验初始值设为1 FOR i IN 0 TO 15 LOOP temp:=temp XOR a(i); IF (a(i)='1') THEN m:=m+1; END IF; END LOOP; y<=temp; c<=m;
实验三 组合逻辑电路的设计
实验三组合逻辑电路的设计 一、实验目的 （1）掌握用门电路设计组合逻辑电路的方法。 （2）掌握半加器、全加器的设计及连接调试电路的全过程。 （3）通过前面的举例学习解决实际问题的能力。 二、预习要求 1、阅读数字电子基础教材第五章的内容。 2、查阅集成电路器件（见附图）74LS32、74LS86、74LS08、74LS54的电路功能以及引脚结构图。 3、阅读本实验的实验原理和测试方法。 三、实验内容 1、半加器和一位全加器的设计和验证。 2、用门电路设计组合逻辑电路的应用举例。 3、自行设计题目。 四、实验原理与测试方法 组合逻辑电路是数字系统中逻辑电路形式的一种。 特点：电路任何时刻的输出状态只取决于该时刻输入信号（变量）的组合，而与电路的历史状态无关。 组合逻辑电路的设计是在给定问题（逻辑命题）情况下，通过逻辑设计过程，选择合适的标准器件，搭接成实验给定问题（逻辑命题）功能的逻辑电路。 通常，设计组合逻辑电路按下述步骤进行。如图3.1 所示： （1）列真值表。设计的要求一般是用文字来描述的。设计者首先对命题的因果关系进行分析，“因”为输入，“果”为输出，即“因”为逻辑变量，“果”为逻辑函数。其次，对
逻辑变量赋值，即用逻辑0和逻辑1分别表示两种不同状态。最后，对命题的逻辑关系进行 图3.1 组合逻辑电路设计流程图 分析，确定有几个输入，几个输出，由于真值表在四种逻辑函数表示方法中，表示逻辑功能最为直观，所以设计的第一步为按逻辑关系列出真值表。 （2）由真值表写出逻辑函数表达式。 （3）对逻辑函数进行化简。若由真值表写出的逻辑函数表达式不是最简，应利用公式法或卡诺图法进行逻辑函数化简，得出最简式。如果对所用器件有要求，还需将最简式转换成相应的形式。 （4）按最简式画出逻辑电路图。 （5）按照逻辑电路图连接电路（并注意器件的使用规则），进行测试达到其要求。 1、利用异或门74LS86、与门74LS08、或门74LS32设计半加器、一位全加器。 半加器：只考虑被加数和加数的相应位相加，而不考虑相邻低位的进位。 全加器：实现一位二进制的加法，它由被加数、加数和来自相邻低位的进位数相加，输出有全加和与向高位的进位。 设计过程如下： （1）根据半加器、全加器的逻辑功能列出其真值表，见表3-1、表3-2； （2）由真值表表3-1、表3-2写出半加器、全加器逻辑表达式 半加器逻辑表达式： n n n n n S A B A B =+ n n n C A B =