CPLD技术设计数字时钟电子报告.doc

CPLD技术设计数字时钟电子报告课程设计设计题目数字电路专业班级07电气六2班学生姓名学号学生姓名学号指导老师起止日期2010年1月8日到2010年1月19日电气技术系二零一零年十二月目录1、摘要······································3 2、系统结构··································3 3、获取脉冲信号的方法························4 3.1、霍尔传感器······························4 3.2、光电传感器······························6 3.3、光电编码器······························7 4、硬件连接图及原理··························9 5、仿真······································10 6、PROTEL DXP原理图·························11 7、PCB 图···································13 8、CPLD芯片实物图·························14 9、硬件调试结果··························14 10、CPLD内部原理图·························14 11、课程设计实物图························16 12、元件清单································17 13、谢词····································18 摘要数字时钟是我们在生活中经常要用到的是生活中不可缺少的，学会使用CPLD 技术设计数字时钟具有很重要的意义，可以大大的节省成

《数字逻辑》数字时钟课程设计报告资料

《数字逻辑》课程设计报告题目数字时钟学院（部）信息工程学院专业计算机科学与技术班级计算机一班学生姓名学号20132402 6 月29 日至 7 月 3 日共1 周指导教师（签字）

题目一．摘要：钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。诸如定时自动报有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。所现实的意义。本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。二．关键词：校时计时报时分频石英晶体振荡器三．技术要求： 1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能； 2、有计时功能，时钟不会在计时的时候停下。计时范围是0~99秒； 3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟； 4、要在七段显示器（共阴极6片）显示时间； 5、电子钟要准确正常地工作。四、方案论证与选择：钟表的是长期使用的器件，误差容易积累由此增大。所以要求分频器产生的秒脉冲要极其准确。而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。石英晶体

基于xilinx仿真数字电子时钟的VHDL设计

VHDL语言设计数字时钟实验性质：综合性实验级别：开课单位：信息与通信工程学院通信工程系学时：4学时一、实验目的： 1、学习用VHDL语言实现比较大型的电路的方法。 2、继续巩固cpld技术层次化设计方法。二、实验器材：计算机、Quartus II软件或xilinx ISE 三、实验内容：设计一数字时钟，要求具有时、分、秒、计数显示功能，以24小时循环计时；具有清零，调节小时，分钟功能；具有整点报时功能。四、实验步骤： 1、根据电路特点，用层次设计的概念，将此任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分作和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。 2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。 3、模块说明：各种进制的计数及时钟控制模块（10进制、6进制、24进制）扫描分时显示，译码模块各模块都用VHDL语言编写实现电子钟原理图

各模块程序秒模块： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity second is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; semin : in STD_LOGIC; enmin : out STD_LOGIC; daout : out STD_LOGIC_VECTOR (6 downto 0)); end second; architecture Behavioral of second is signal count:std_logic_vector(6 downto 0); signal enmin_1,enmin_2:std_logic; begin daout<=count; enmin_2<=(semin and clk); enmin<=(enmin_1 or enmin_2); process(clk,reset,semin) begin if(reset='0')then count<="0000000"; enmin_1<='0'; elsif(clk'event and clk='1')then

数字钟设计报告——数字电路实验报告

数字钟设计实验报告专业:通信工程姓名:王婧班级:111041B 学号:111041226

数字钟的设计目录一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。三、设计任务设计一个可以显示星期、时、分、秒的数字钟。要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成）四、设计方案一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生３

数字时钟课程设计报告

《电子线路课程设计报告》系另 1」：机电与自动化学院专业班级：电气及自动化技术1001 学生姓名：陈星涯指导教师：梁宗善 i=r （课程设计时间： 2012年1月3日——2012年1月13日）华中科技大学武昌分校 1.课程设计目的................................................. 3页 2.课程设计题目描述和要求....................................... 3页 2.1课程设计题目............................................. 3页

2.2课程设计要求............................................. 3页 3. ......................................................................................................... 比较和选定设计的系统方案.................................................... 4页 3.1数字钟的构成............................................. 4页 4.单元电路设计及工作原理....................................... 5页 4.1时基电路................................................. 5页 a. 多谐振荡器的工作原理................................... 5页 4.2计数器................................................... 7页 a.中规模计数器组件介绍.................................. 7页 b.60 进制计数器 .......................................... 8页 C.12 翻1计数器........................................... 9页 4.3译码器................................................... 10页 4.4显示器................................................... 10页 4.5校时电路................................................. 11页 4.6定时控制电路............................................. 12页 4.7仿广播电台正点报时电路................................... 13页 5.调试过程及分析............................................... 14页 5.1显示器故障排查........................................... 14页 5.2计数器调试及分析......................................... 15页 5.3校时电路的调试........................................... 16页 5.4增加抗干扰电路........................................... 16页 5.5闹时电路的调试........................................... 17页 5.6仿广播电台整点报时电路调试............................... 17页 6.课程设计总结................................................. 17页 7.参考文献..................................................... 19页 8.附件一：电子时钟主体电路电路图............................... 20页 9.附件二：扩展电路电路图....................................... 21页 10.附件三：系统所需元器件清单 ................................ 22页 11.课程设计成绩.............................................. 23页一、设计任务与目的数字时钟是一种利用数字电路技术实现时、分、秒计时的装置，与传统的

基于FPGA的数字钟设计

摘要伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下

Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k

数字电子时钟实验报告材料

华大计科学院数字逻辑课程设计说明书题目：多功能数字钟专业：计算机科学与技术班级：网络工程1班姓名：刘群学号： 1125111023 完成日期：2013-9

一、设计题目与要求设计题目：多功能数字钟设计要求： 1.准确计时，以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。二、设计原理及其框图 1.数字钟的构成数字钟实际上是一个对标准频率 1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。图1 数字电子时钟方案框图

⑴多谐振荡器电路多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。 ⑵时间计数器电路时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求，时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑷数码管数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示

数字电子时钟课程设计总结报告

《数字逻辑电路设计》课程设计总结报告题目：数字电子钟设计指导教师：设计人员：（学号）：班级：

日期：2018年12月

一．设计任务书任务：数字电子钟设计基本设计要求：仿真实现数字电子钟 1.要求能显示“时”“分”“秒” 2.时24小时，分60分钟，秒60。 3.能够校时，校分电路在实验箱上实现二．设计框图及整机概述设计框图：概述：数字电子时钟电路系统由秒信号发生器、校分校时电路、“时、分、秒”计数器和“时、分、秒”显示器组成。秒信号发生器将秒信号送入秒计时器，秒计时器为六十进制计数器，每计六十个数便发送分脉冲信号给分计数器，分计数器也为六十进制计数器，每计六十个数便发送时脉冲信号给时计数器，时计数器是二十四进制计数器。“时、分、秒”显示器将计数器输

出的状态显示出来。三．各单元电路的设计方案及原理说明 1.六十进制计数器计数器是对cp脉冲进行计数的时序逻辑电路。“分”和“秒” 的计数由六十进制计数器实现，74LS161为16进制计数器，两片74LS161EP和ET恒为1，均工作在计数状态，当分个位和秒个位计数器计到9（1001）时，CLOR端为高电平，经反相器后使时位CLK端为低电平。当下一个计数输入脉冲到达后，个位记成0（0000），此时CLOR端跳回低电平，时位计数1。计数器从0开始计数，当计入60个脉冲时，经与非门产生低电平，立即将两片74LS161同时置零，得到60进制计数器。 2.二十四进制计数器时的计数由二十四进制计数器实现，当计入24个脉冲的

时候，经与非门产生的低电平信号即将两片74LS161同时置零，得到二十四进制计数器。 3.显示电路计数器输出的是8421BCD码，需译码器将其转为阿拉伯数字。 4.校时电路利用校时电路截断分十位和时十位的直接计数通路，当校时电路中的开关截断时，其中的与非门一端接高电平，另一端接秒/分十位的进位输出端，若秒/分十位的进位输出端输出的是低电平，则分/时个位的CLK有低电平的信号输入，此时得到

多功能数字钟的VHDL设计

毕业设计论文多功能数字钟的VHDL设计系 xxxxxxxxxxxxxxxxx 专业 xxxxxxxxxxxxx 学号 xxxxxxxxxxx 姓名 xxxxxxx 班级 xxxxxxxxxxxx 指导老师 xxxxxxxxxx 职称指导老师职称毕业设计时间 2009年11月——2010年1月

摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。关键词：VHDL；EDA；数字钟；仿真图 0.引言随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。

数字电子钟实验报告

咸阳师范学院物理与电子工程学院课程设计报告题目：班级：姓名：学号：指导教师：成绩：完成日期：年月

目录第一章概述 3 第二章数字电子钟的电路原理 4 第三章电路调试与制作11 第四章总结与体会12 第五章附录13

第一章概述数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运运超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。虽然市场上已有现成的数字集成电路芯片出售，价格便宜，使用方便，这里所制作的数字电子可以随意设置时，分的输出，是数字电子中具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。课程设计目的（1）加强对电子制作的认识，充分掌握和理解设计个部分的工作原理、设计过程、选择芯片器件、电路的焊接与调试等多项知识。（2）把理论知识与实践相结合，充分发挥个人与团队协作能力，并在实践中锻炼。（3）提高利用已学知识分析和解决问题的能力。（4）提高实践动手能力。

第二章数字电子钟的电路原理数字电子钟的设计与制作主要包括：数码显示电路、计数器与校时电路、时基电路和闹铃报时电路四个部分。 1．数码显示电路译码和数码显示电路是将数字钟的计时状态直观清晰地反映出来。显示器件选用FTTL-655SB双阴极显示屏组。在计数电路输出信号的驱动下，显示出清晰的数字符号。 2．计数器电路 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。 3．校时电路数字钟电路由于秒信号的精确性和稳定性不可能做到完全准确无误，时基电路的误差会累积；又因外部环境对电路的影响，设计产品会产生走时误差的现象。所以，电路中就应该有校准时间功能的电路。通过手动调节按键，达到校准的目的。 4．定时报警电路当调好定时间后并按下开关K1（白色键），显示屏右下方有红点指示，到定时时间有驱动信号经R3使VT1工作，即可定时报警输出。芯片资料 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。作为时钟，它准确醒目；作为控制开关，它动作无误；在1小时59分钟或59分钟内，能任意暂停，使用十分方便。仔细观察从0-9的每个数字并比较图1所示的笔段。内部电路参看图2, LM8560各脚功能，参看图3。

数字电子钟课程设计实验报告

中北大学信息与通信工程学院通信工程专业《电子线路及系统》课程设计任务书2016/2017 学年第一学期学生姓名：张涛学号：李子鹏学号：课程设计题目：数字电子钟的设计起迄日期：2017年1月4日～2017年7月10日课程设计地点：科学楼指导教师：姚爱琴 2017年月日课程设计任务书

中北大学信息与通信工程学院通信工程专业《电子线路及系统》课程设计开题报告2016/2017 学年第一学期题目：数字电子钟的设计学生姓名：张涛学号：李子鹏学号：

指导教师：姚爱琴 2017 年 1 月 6 日中北大学信息与通信工程学院通信工程专业《电子线路及系统》课程设计说明书2016/2017 学年第二学期题目：数字电子钟的设计学生姓名：张涛学号：李子鹏学号：指导教师：姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般

数字闹钟课程设计报告

数字电路实验课程设计报告数字闹钟

第一部分设计任务 1.1设计任务设计、制作一个带有校时功能、可定时起闹的数字闹钟。 1.2设计指标 1、有“时”、“分”十进制显示，“秒”使用分个位数码管上的DP点显示。 2、计时以24小时为周期。(23:59→00:00) 3、具有校时电路，可进行分、时较对。 4、走时过程能按预设的定时时间(精确到小时)启动闹钟产生闹铃，闹铃响时约3s。

第二部分设计方案 2.1总体设计方案说明系统组成：秒信号发生器：由LM555构成多谐振荡器走时电路：计数器和与非门组成校时电路：秒信号调节闹钟电路：跳线的方法由计数器、译码器、组合逻辑电路、单稳态电路组成显示电路：译码器数码管模块结构与方框图

第三部分电路设计与器件选择 3.1 秒信号发生器 3.1.1模块电路及参数计算提供秒脉冲取R1=1.5K,R2=2.4K C=220uF T≈1S 3.1.2工作原理和功能说明 3.1.3器件说明内部电路组成: (1)分压器(3 个R) (2) 电压比较器 (A1、A2） (3)RS 触发器 (4)反相器 (5)晶体管T 1端GND 地 2端TR 低电平触发输入 3端UO 输出 4端RD 直接清0 5端CV 电压控制，不用时经0.01 F 电容接地 6端TH 高电平触发输入 7端D 三极管集电极 8端VCC 电源(4.5V~18V) C R T C R R T PL PH 2217.0)(7.0=+=z 11 H T f == C R R T T T PL PH )2(7.021+=+=

根据QuartusII软件的数字时钟设计

实验名称：数字时钟设计姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩：一、实验目的 1.掌握各类计数器及它们相连的设计方法； 2.掌握多个数码管显示的原理与方法； 3.掌握模块化设计方式； 4.掌握用VHDL语言的设计思想以及整个数字系统的设计。二、实验内容 1. 设计要求 1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。 2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2. 性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。 4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。 5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。 3. 系统方框图

三、设计原理和过程 3.1 硬件设计本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录) 3.2 软件设计 3.2..1 程序包my_pkg的设计说明为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。下面列出my_pkg组件包的代码。library ieee; use ieee.std_logic_1164.all; package my_pkg is component div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic; f1hz : out std_logic); end component; component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic; one :buffer std_logic_vector(3 downto 0); ten :buffer std_logic_vector(3 downto 0); full:out std_logic; dout:buffer std_logic_vector(7 downto 0)); end component; component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;

EDA数字时钟课程设计报告

EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级题目数字时钟学号姓名指导教师二О一五年月日

一、基本原理一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。

二、硬件设计芯片图：图1 数字时钟原理图程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。

电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。

程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单：三、数字时钟的Verilog实现管脚的分配：程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚

数字钟设计实验报告

湖南工业职业技术学院项目制作报告书项目名称：新大屏幕数字钟制作所属课程：数字电子技术系别电气工程专业班级电信S2009－2 学生姓名易延烽学号16 项目指导老师李佳老师电子邮箱联系Q Q 571040889 2011-1-1

新大屏幕数字钟的制作一.设计目的 a.熟悉集成电路的引脚安排. b.掌握各芯片的逻辑功能及使用方法. c.了解面包板结构及其接线方法. d.了解数字钟的组成及工作原理. e.熟悉数字钟的设计与制作. 二.设计要求 1.a.时间以24小时为一个周期,显示时,分,秒; b.有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; c.为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. 2..制作要求 a.画出电路原理图(或仿真电路图); b.元器件及参数选择; c.电路仿真与调试; 3.制作要求自行装配和调试,并能发现问题和解决问题. 4.编写设计报告写出设计与制作的全过程,附上有关资料和图纸,有心得体会. 三.设计原理及其框图 1.数字钟的构成数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.通常使用石英晶体振荡器电路构成数字钟.图(1)

. ⑴晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路. ⑵分频器电路分频器电路将32768Hz的高频方波信号经32768()次分频后得到1Hz的方波信号供秒计数器进行计数.分频器实际上也就是计数器. ⑶时间计数器电路时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个

基于VHDL语言实现数字电子钟的设计

基于VHDL语言实现数字电子钟的设计一．设计要求： 1、设计内容选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求（1）具有时、分、秒计数显示功能。（2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。（3）小时为十二小时制。二．实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。 3.掌握多位计数器相连的设计方法。 4.掌握十进制，六进制，二十四进制计数器的设计方法。 5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。 6.掌握扬声器的驱动。 7.LED灯的花样显示。 8.掌握CPLD技术的层次化设计方法三.实验方案：数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA 课程设计指导书，现有以下方案： 1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码

输出口，扫描用于显示的六个数码管的输出口。 2.底层文件分为：（1）时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。（2）显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。（3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。（4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比较复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。四．实验原理： 1. 实验主控系统原理图：模块设计原理图：

数字电子时钟实验报告

一、设计题目与要求设计题目：多功能数字钟设计要求： 1.准确计时，以数字形式显示机器人行走的时、分、秒的时间。二、设计原理 1数字钟的组成部分 ⑴555定时器组成的方波发生电路多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。 ⑵时间计数器电路时间计数电路分成三个模块，时，分，秒：时用24进制计数器实现；分，秒用60进制计数器实现。 ⑶译码显示电路译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并在显示电路显示相应系数。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元

六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示对应的数值。三、元器件 1.实验中所需的器材. Vcc 5V 电源?. 共阴七段数码管6 个?. 74LS90D 集成块6 块?. 74HC00D 6个以及其他元件 LM555CM 1个电阻 6个 10uF 电容 2个 2.芯片内部结构及引脚图

图2 LM555ＣＭ集成块图374LS90D集成块五、各功能块电路图 1秒脉冲发生器主要由555 定时器和一些电阻电容构成，原理是利用555 定时器的特性，通过电容的充放电使VC 在高、低电平之间转换。其中555 定时器的高、低电平的门阀电压分别是2/3VCC 和1/3VCC 当电容器充电使VC 的电压大于2/3VCC 则VC 就为高电平，然而由于反馈作用又会使电容放电。当VC 小于1/3VCC 时，VC 就为低电平。同样由于反馈作用又会使电容充电。通过555 定时器的这一性质我们就可以通过计算使他充放电的周期刚好为1S这样我们就会得到1HZ 的信号。其中555 定时器的一些功能对照后面目录。其中555 定时器组成的脉冲发生器电路见：方波发生器的部分。

数字时钟设计报告

设计报告撰写要求 1.设计报告，报告中要包括以下几部分容：（1）封皮：设计题目，、学号，班级，授课教师【格式见后面附表】（2）写明设计任务（3）写出设计题目的原理框图；（4）完成设计功能所选用的器件，及相应各器件的引脚排列图和功能表；（5）画出综合逻辑电路图；（6）用仿真软件进行调试的调试过程（即：在调试时遇到了哪些实际问题，你是如何解决的）；（7）各人在本次设计中的体会和收获。正文小四号宋体，1.5倍行间距。

课程设计报告题目: 数字时钟设计一．设计要求

多功能数字钟具有时间显示、闹钟设置、报时功能、校正作用。走时准确、显示直观、精度、稳定等优点。电路装置十分小巧，安装使用也方便。同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱。数字钟广泛用于个人家庭，车站，码头办公室等公共场所，成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度，远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。数字钟已成为我们生活中不可缺少的必须品，广泛的应用于家庭以及办公室等公共场所。给我们生活、学习、工作、娱乐带来了极大的方便。本次设计主要是采用555定时器提供定时脉冲，74160集成块作为计时模块，8段数码显示管作为显示工具。应用电子工作平台软件来设计和仿真多功能数字钟设计，并通过硬件实验的调试来相互验证实际结果。由振荡器输出稳定的高频脉冲信号作为时间基准,经分频振荡器输出标准的秒脉冲,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。设计一种多功能数字钟，该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：定时控制、、自动报整点时数和触摸报正点的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。分则由扩展能按时钟功能进行小时、分钟、秒计时，能调时调分，能整点报时，使用3个2位数码管显示。总体设计