verilog实现串并并串转换的代码和仿真结果

题目：串并互换电路的设计

系（部）：***

专业班：***

姓名：***

学号：***

指导教师：***

完成比例：**

2011年12 月

摘要

本文主要讲述用verilog实现串并互换电路，在同步时钟的控制下，四位的并行数据和串行数据相互转换，通过一位的控制信号来控制该电路为串并或并串转换，最后由串并有效位来表示串并互换成功。

关键词：串转并并转串移位寄存器

Abstract

This paper deals with verilog realize string and swap circuit, in synchronous clock under the control of four parallel data and serial data transformation, through a control signals to control the circuit for the series and or and string of conversion, finally by string and effective to say a string and swap success. Key W ords：Parallel turns to serial serial turns to parallel Shift register

目录

摘要.............................................................................................................................................................................. I ABSTRACT ..................................................................................................................................................................... II 1 选题背景. (1)

1.1本课题的意义 (1)

2 方案论证 (2)

2.1串并并串选择的分析 (2)

2.2串并并串转换是否成功的标志位及表达 (2)

3、程序的具体实现及仿真结果 (3)

4、本人完成部分及对该部分的理解 (9)

5结论或总结 (9)

致谢 (10)

参考文献 (10)

1 选题背景

1.1 本课题的意义

串并转换电路是串行通信系统中重要的组成部分。在FPGA平台上实现满足特定数据格式及时钟要求的串并转换电路，也已成为考查设计人员对数字电路理解的主要设计之一。Verilog描述语言具有良好的可移植性和通用性，其设计的实现与芯片的工艺无关。在目前的专用集成电路和FPGA设计中，使用VerilogHDL进行设计的描述，已成为主流的设计方法。

本文基于VerilogHDL完成串并转换电路的设计。对通用串并转换单元进行了分析与VerilogHDL实现，进而给出了满足异步串行协议的串并转换模块的设计。设计采用自顶向下的设计方法，对于复杂的串并转换的实现使用有限状态机设计。本文设计的串并转换模块，可正确接收和发送异步串行数据格式，其性能满足串行通信的要求，可以集成于专用通信芯片中实现其功能。

1.2 串并转换的原理与方法

从图中可以看出，并串转换的原理是：先将四位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过一个“移位”指令就可以了。

从图中可以看出，串并转换的原理是：新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，这里可以通过一个简单的“连接符”就能做到。

2 方案论证

2.1 串并并串选择的分析

在本程序中要实现两个功能，即串行到并行和并行到串行的分别转换。在一个模块中，需要使用一个标志位flag，flag为1时，实现串行到并行的转换，flag为0时，实现串行到并行的转换。需要把flag当做module的一个输入端口，并在测试代码中表现出来。

2.2 串并并串转换是否成功的标志位及表达

本程序中采用biaozhi作为标志，若变量biaozhi为1，则代表转换成功，为零代表转换失败。设计标志位的原因是本程序中，在串行输入时，当输入位数少于4，则无法实现串转并的功能。另外，在本程序中，采用了x来表示功能实现失败，即如果输入的串行数据少于四个，则在输出的四位数为x态。在并转串中，在最后一位串行输出实现时，biaozhi为1，否则为0，表示尚未完成输出。

具体实现中，如果有输入，即si||~si,则在en（使能位）为1时让所存在触发器中的输入变量输出。但是如果si输入的值少于四个，则输出四个x态。由于测试代码中en在最后一个周期赋值为1，所以之前的输入并不能同步输出，而是锁存起来了。这样就实现了少于四位输出x状态的功能。具体实现如下

源代码

测试代码

3、程序的具体实现及仿真结果

2.3.1程序代码及测试代码已标注本人完成部分，且赋较详细注释源代码：

module spps (

clk,

rst_n,

en,

si,

po,

flag,

load,

pi,

so,

biaozhi

);

input clk;

input rst_n;

input en;

input si;

input load;

input flag;

input [3:0] pi;

output reg so;

output reg [3:0] po;

output reg biaozhi;

reg [3:0] r;

always@(posedge clk )

if(flag)

begin

if(~rst_n)

begin

r <= 8'h0;

end

else

begin

r = {r, si};

if(si||~si)

begin

po = (en) ? r :4'h0;

biaozhi=(en)?1'b1:1'b0;

end

else

begin

po=4'hxxxx;

biaozhi=1'b0;

end

end

end

else

begin /*以下部分由本人完成*/ if(~rst_n) //完成并入串出功能

begin

r <= 4'h0; //如果复位信号rst_n为低电平输出0000

end

else if(load) //如果load信号为高电平，可以输入信号

begin

r <= pi; //把输入值r数组

end

else //如果load为低电平则完成输出功能

begin

r <= {r, 1'bx}; //移位寄存器的实现，如果r输出到so，则给r已经输

//出了的位置为x

if(r[3]||~r[3]) //判断r寄存器是否已经全部清空为x

begin

so = r[3];

if(r[2]||~r[2]) //在r2没有输出之前biaozhi为0

biaozhi=1'b0;

else //当r3刚刚跳变的瞬间，biaozhi变为1

biaozhi=1'b1;

end

else

begin

so=1'bx; //没有信号输入时so置为不定态

biaozhi=0; //标志重新归零

end

end

end

endmodule /*以上部分有本人完成*/

测试代码1：

`timescale 1ns/1ns

`include "e:/spps(4)/spps.v"

module spps_tb;

reg clk;

reg rst_n;

reg en;

reg si;

reg load;

reg [3:0] pi;

wire [3:0] po;

wire so;

reg flag;

//reg biaozhi;

initial begin

flag=1'b1;

#400;

flag=1'b0;

end

initial begin

en = 1'b0;

si = 1'b0;

#10;

// 4'b1010 输入si为1010该信号为合法输入

si = 1'b1;

#20;

si = 1'b0;

#20;

si = 1'b1;

#20;

en = 1'b1; //将en信号此时赋为1，此时输出po si = 1'b0;

#20;

en = 1'b0;

si = 1'bx;

end

initial begin

load = 1'b0;

pi = 4'hxxxx;

#400;

load <= 1'b1;

pi <= 4'b1100;

#20;

load <= 1'b0;

pi <= 4'hxxxx;

#90

load<=1'b1;

pi<=4'hxxxx;

end

initial clk = 1'b0;

always #10 clk = ~clk;

initial begin

rst_n = 1'b0;

#5;

rst_n = 1'b1;

end

initial begin

$fsdbDumpfile("spps.fsdb"); $fsdbDumpvars(0, spps_tb);

#100;

$finish;

end

spps spps_0 (

.clk(clk),

.rst_n(rst_n),

.en(en),

.si(si),

.po(po),

.flag(flag),

.load(load),

.pi(pi),

.so(so)

//.biaozhi(biaozhi)

);

测试代码2：将串行信号赋为非法状态initial begin

en = 1'b0;

si = 1'b0;

#10;

// 4'b101x //只有连续的3位有效输入si = 1'b1;

#20;

si = 1'b0;

#20;

si = 1'b1;

#20;

en = 1'b1;

si = 1'bx;

#20;

en = 1'b0;

si = 1'b0;

end

2.3.2仿真结果

测试代码1：注意so为不定态，且biaozhi一直为0，表示没有成功实现功能。

此时pi为1100，biaozhi在最后一个输出的时候变为1。当输出结束，so变为不定态。

串转并部分

并转串部分/*该部分由本人完成*/

测试代码2：注意po输出为1100，且在输出成功时biaozhi为1表示成功完成功能

此时pi输出为1100，此时串行输出量为1100,biaozhi为1，表示功能完成。

串转并部分

并转串部分同上。

4、本人完成部分及对该部分的理解

本人完成该程序的并转串部分。

对该部分理解：

并转串主要实现并行到串行的转换，在load为1时完成输入，在load为0时完成输出。输入值pi赋给一个中间变量数组r，当输入结束的时候，利用移位寄存器（使用一个连接符完成），在r赋给输出量so值的同时，再次利用移位寄存器，使r中被移出的量为不定态x，判断语句中首先判断r[3]位，如果r[3]不为x，则证明输出没有到最后一位，在判断语句中嵌套另一判断语句，当r[2]为x时代表下一步最后一位已经要输出，则此时令biaozhi为1，证明输出完毕。当r[3]也变为x时，则输出完毕，此时可以令biaozhi为0，实现biaozhi信号的复位。

5结论或总结

其实，用verilog实现并串串并的转换是很简单的。核心部分就是抓住了移位寄存器的特性。本

程序涉及到两个功能，一个实现并串转换，一个实现串并转换，因此需要标志位flag来判断其功

能。另外实践中需要判断是否输出完毕，因此需要加标志位（文中命名为biaozhi）来判断。

本次程序的编写，让我熟悉了硬件语言的基本语法知识，在实践中了解了更多verilog语言的神奇之处。另外本次实践让我深刻领悟到团队合作的重要性。本小组筛选各种资料，以资料为启发，开发自己的智慧添加新的功能，完善并优化程序。在合作的同时分工明确，效率很高。

致谢

感谢在此文写作过程中对我悉心指导的老师郑梅军和与我同组的两位同学姜新和徐冉。

参考文献

《verilog硬件语言描述》华中科技大学出版社

《V erilog程序设计教程》人民邮电出版社

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