北京工业大学集成电路期末复习资料
填空题：
1.集成电路的加工过程主要是三个基本操作，分别是：形成某种材料的薄
膜薄层，在各种薄膜材料上形成需要的图形，
通过掺杂改变材料的电阻率或杂质类型。
2.MOS晶体管的工作原理是利用栅极与衬底之间形成的电场，在半导体
表面形成反型层，使源、漏之间形成导电沟道。
3.用CMOS电路设计静态数字逻辑电路，如果设计与非逻辑下拉支路应该是
串联，如果设计或非逻辑下拉支路应该是并联。
4.MOS存储器主要分为两大类，分别是：随机存储器（RAM）和只读存储
器（ROM）。
5.CMOS集成电路是利用 NMOS 和 PMOS 的互补性来改善电路性能的，
因此叫做CMOS集成电路。在P型衬底上用 n 阱工艺制作 CMOS 集
成电路。
6.1947年巴丁、肖克莱、布拉克发明了半
导体晶体管，并因此获得了1956年的诺贝尔物理学奖，1958年美国德州仪器公司的杰克基尔比发明了第一块集成电路，并获得2000年诺贝尔
物理学奖。
7.CMOS逻辑电路的功耗由三部分组成：动态功耗、静态功耗、开
关过程中的短路功耗。
8.静态CMOS逻辑电路中，一般PMOS管的衬底接电源电压，NOMS管的
衬底接地电压；NMOS下拉网络的构成规律是：NMOS管串联实现与操作；NMOS管并联实现或操作；PMOS上拉网络则是按对偶原则构
成，即PMOS管串联实现或操作；PMOS管并联实现与操作。
9.集成电路中非易失存储器包括即：不可擦除ROM 、 EPROM 、
E~2PROM 。
10.等比例缩小理论包括恒定电场等比例缩小定律、恒定电压等比例缩
小定律、准恒定电场等比例缩小定律。
11.集成电路产业按照职能划分为设计、制造、封装三
业。
12.CMOS逻辑电路的功耗由三部分组成：动态功耗Pd、开关过程中
的短路功耗PSC、静态功耗Ps。
13.时序电路的输出不仅与当前的输入有关，还与系统原来
的状态有关。
判断题：
1.N阱CMOS工艺是指在N阱中加工NMOS的工艺。---------（）
2.非易失存储器就是只能写入，不能擦除的存储器。-----（）
3.用二极管在电路中防止静电损伤就是利用二极管的正向导电性能。（）
4.DRAM在存储的过程中需要刷新以保持所存储的值。-----------（）
5.MOS晶体管与BJT晶体管一样，有三个电极。----------------（）
6.为保证沟道长度相同的PMOS管和NMOS等效导电因子相同，PMOS管的沟道宽
度一般比NMOS管的大。--------------------------------------（）
7.集成电路是以平面工艺为基础，经过多层加工形成的。-----（）
8.为保证沟道长度相同的PMOS管和NMOS等效导电因子相同PMOS管的沟道宽
度一般比NMOS管的大。------------------（）
9.非易失存储器就是只能写入，不能擦除的存储器。----------（）
10.DRAM在存储的过程中需要刷新以保持所存储的值。------------（）
11.用于模拟集成电路设计的SPICE模型中的“SPICE”是Simulation Program
with Integrated Circuit Emphasis的缩写。----------（）
12.N阱CMOS工艺是指在N阱中加工NMOS的工艺。-------------------（）
13.ESD保护的定义为：为防止静电释放导致CMOS集成电路失效所采取的保护措
施。--------------------------------（）
简答题:
1.请简述MOS晶体管的阈值电压。
使沟道区源端半导体表面达到强反型所需的栅压
强反型：即反型层多子浓度大于等于衬底多子浓度
?费米能级：电子占据几率为1/2的能级
?影响阈值电压的因素
?栅电极材料：不同的功函数影响平带电压
?栅氧化层：
–厚度
–栅氧化层电荷密度
?衬底掺杂浓度
–掺杂浓度越大，阈值电压绝对值越大。
体效应对阈值电压的影响
2.请简述CMOS晶体管的五个二级效应。
?短沟道效应
?窄沟道效应
?饱和区沟道调制效应
?迁移率退化和速度饱和
?热电子效应
3、可恢复逻辑电路：需要补充
当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点，最终达到合格的逻辑电平的电路。
为什么说CMOS反相器是可恢复逻辑电路：
CMOS反相器具有可恢复逻辑性是因为CMOS反相器的电压传输特性曲线共有这样的特点:在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区电路的增益很大。
4、请画图并解释N阱CMOS结构中的闩锁效应。
在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS
的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。PNP 晶体管的集电极和NPN晶
体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应。
3.请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式。
4.假设有两个逻辑信号A、B，在某状态下A的上升沿先于B的上升沿到达图1所示电路，
为了使电路得到最好的瞬态特性，请在图1中标注出A、B接入方法，并解释其原因。
5.
将先到达的逻辑信号A接于靠近地线的NMOS管MN1的栅极上，将有利于使先到达的信号A对串联支路的中间结点寄生电容放电，其原因是只有中间结点的电容放电后，才能使输出结点寄生电容放电，这样有利于提高电路的响应速度。
6.概括版图设计规则的三种尺寸限制。
1)各层图形的最小尺寸即最小线宽
2)同一层次图形之间的最小间距
3)不同层次图形之间的对准容差或套刻间距
1．画出CMOS IC中采用双二极管输入ESD保护电路，说明输入电压的钳位范围。
静电释放是MOS集成电路设计中必须考虑的一个可靠性问题，静电释放对CMOS集成电路的损伤不仅会引起MOS器件栅击穿，还可能诱发电路内部的闩锁效应，防止ESD应力损伤的方法是在芯片的输入、输出端增加ESD保护电路。
作用是：
一：提供ESD电流释放通路。
二：电压钳位，防止过大的电压加在MOS器件上。
这两个二极管把加到输入级MOS晶体管栅极的电压钳制在-0.7V 2．请给出六管SRAM单元电路图，并说明读写操作过程。 写操作：某单元写入信息时，该单元的字线为高电平，使门管M5 和M6 导通。若写入“1”则VBL =VDD ，V(BL)’ =0，使V1 充电到高电平，V2充电到低电平，写入信息。 读操作时：位线BL,(BL)’都预充电到高电平VDD ，同时通过行译码器使该单元字线为高电平。若读“1”，V1 =VOH ，V2 =0，使M1 截止，位线BL不能放电，M2和M6 导通，对位线（BL）’放电。若读“0”，则对位线（BL）’保持高电平，而BL通过M5 和M1放电. 综合题: 3． 请在图3中补画实现CD AB Y +=逻辑功能的、采用N 阱工艺的CMOS 电路的棍图和 相应的版图。 图3 4．图1为NMOS 管的三维图，请写出图中字母A 至F 所对应部位的中文名称， 并简述NMOS 晶体管的工作原理，画出NMOS 管的输出特性曲线、标出三个工作区域，说明三个工作区域的界限。 图1 5．请画出用静态CMOS 电路和动态CMOS 电路（提示：时钟控制预充和求值， 并带有Footed 管）实现C)A(B Y +=逻辑功能的电路图，并给出两种电路的真值表。图例： 6．请画出用CMOS 电路实现Y=A(B+C)DE +逻辑功能的电路图，并给出该电路 的真值表。 7．请画出NMOS 管的输出特性曲线、标出三个工作区域，并说明三个工作区域的 界限。 第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ， 第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释 半导体物理2010-2011学年(2011.1.5) 一、简答题（8*6’=48’） 1.请填写下表中的数据： 解理面 材料晶格结构布拉伐格子直接/间接 带隙 Si GaAs 2.什么是本征半导体？什么是杂质半导体？示意画出掺杂浓度为Nd的N型半导体样品电子浓度n和本征载流子浓度ni随T变化曲线。 3.“纯净的半导体中，掺入百万分之一的杂质，可以减小电阻率达1百万倍，”是估算说明之。 4.一块杂志补偿的半导体，受主杂质和施主杂质浓度相等。设杂质全部电离，判断当杂质浓度分别为 (a) Na=Nd=1014cm-3(b) Na=Nd=1018cm-3 时，哪种情况的电导率大？简述分析理由。 5.什么是载流子的平均自由时间τ？有两块Si半导体材料1和2，其中τ1>τ2，迁移率哪个大？ 如果同一块半导体中，有两种机理的平均自由时间τ1和τ2，其总迁移率如何确定？ 6.写出以n型样品为例少子空穴的连续性方程。 由连续性方程写出：不考虑电场的作用、无产生、稳态载流子扩散方程； 7.什么是PN结的势垒电容？定性说明掺杂浓度对势垒电容有何影响。 8.一个p-N异质结接触前能带图见图1。画出平衡状态下能带图。 电阻率为7Ω·cm的p型硅，T=300K。 ⑴试计算室温时多数载流子和少子浓度（可查图）。 ⑵计算该半导体的功函数。 ⑶不考虑界面态，在金属铝（功函数W Al=4.20eV）和金属铂（功函数W Pi=5.3eV）中选择制备肖特基二极管的金属，给出选择理由。 ⑷求金属一侧势垒高度的理论值qΦms和半导体一侧势垒高度qV D 。 三、(16’) 室温下，一个Si的N-P结，N区一侧掺杂浓度为1017cm-3，P区为1015cm-3 ⑴求该N-P结的接触电势差。 ⑵画出平衡PN结、正向偏置PN结、反向偏置PN结空间电荷区中及边界处的载流子分布示意图。 ⑶根据正向和反向少子分布情况，解释PN结正向导通，反向截止的饱和特性。 ⑷写出理想PN结电流-电压关系公式，在对数坐标下，定性画出理想和实际I-V特性示意图。 四、（15’） 一理想的MOS结构的高频测量的C-V曲线如图2. （1）判断该结构中，半导体的导电类型。 （2）说明图中1,2,3,4,5点的半导体一侧的状态，并示意画出每点半导体一侧的能带形状，以及金属和半导体一侧的电荷分布。 Question Answer & PIE PIE 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 200mm300mm 8〞12〞 半导体集成电路课程教案 西安理工大学教案(首页) 学院(部):自动化学院系(所):电子工程系 1 课程代码 04110680 总学时:64 学时课程名称半导体集成电路学分 4 讲课:64 学时 上机: 0 学时必修课( ? ) 校级任选课( ) 课程类别实验:0 学时院级任选课( ) 学位课( ? ) 授课专业电子科学与技术授课班级电子、微电 任课教师高勇余宁梅杨媛乔世杰职称教授/副教授通过本课程的教学～要求学生全面掌握各种集成电路包括双极集成电路、MOS集成电路和Bi-CMOS电路的制造工艺～集成电路中元器件的结构、特性及各种寄生效应,学会分析双极IC、数字CMOS集成电路中的倒相器的电路特性～掌握一定的手算分析能力～熟悉版图,掌握静态逻辑、传输门教学目的逻辑及动态逻辑电路的工作原理及特点,了解触发器电路及存储器电路,和要求掌握模拟电路的基本子电路(如电流源～基准源等)的工作原理和特性～掌握基本运算放大器的性能分析和设计方法,掌握AD/DA电路的类型及工作原理～基本了解AD/DA变换器的设计方法。为后继专业课的学习、将来在集成电路领域从事科研和技术工作奠定良好的理论基础。教学的重点是帮助学生在电子技术的基础上建立半导体集成电路的概念。重点讲述集成电路的寄生效应、典型的TTL单元电路以及MOS集成电路的基本逻辑单元和逻辑功能部件，尤其是CMOS集成电路(由于现在的教学重集成电路主流工艺为CMOS集成电路)。难点在于掌握集成电路中的各种点、难点寄生效应，另外，集成电路的发展很快，很多最新发展状态在书本上找不到现成的东西，比如随着集成电路特征尺寸的减小带来 的一些其他二级效应，以及各种不同的新型电路结构各自的特点和原理分析计算。 (1)朱正涌，半导体集成电路，清华大学出版社社 (2)张延庆，半导体集成电路，上海科学技术出版社 (3)Jan M.Rabaey, Anantha Chandrakasan, etc. Digital Integrated Circuits数字集成电路设计透视(影印版.第二版)，清华大学出版社(译本:周润德译电子工业出版社) (4)蒋安平等译，数字集成电路分析与设计,深亚微米工艺，电子工业出版社 教材和参(5)王志功等译，CMOS数字集成电路-分析与设计(第三版)，电子工业出考书版社(原书名:CMOS Digital Integrated Circuits:Analysis and Design, Third Edition，作者:Sung-Mo Kang, Yusuf Leblebici[美]，McGraw-Hill出版社) (6)陈贵灿等译, 模拟CMOS集成电路设计, 西安交通大学出版社(原书 2 名:Design of Analog CMOS Integrated Circuits，作者:毕查德.拉扎维[美]，McGraw-Hill出版社) 西安理工大学教案(章节备课) 学时:2学时章节第0章绪论 通过本章内容学习～帮助学生建立半导体集成电路的概念～使学生了解并教学目的掌握集成电路的发展历史、现状和未来。明确本课程教学内容及教学目标～和要求提出课程要求。要求学生通过本章学习～能够明确学习目标。 重点:集成电路的概念～集成电路的发展规律～集成电路涵盖的知识点重点及集成电路的分类。难点难点: 集成电路的宏观发展与微观发展的关联。 教学内容: 1 集成电路 1.1 集成电路定义 Question & PIE Answer PIE 1. 何谓PIE? PIE 的主要工作是什幺? 答：Process Integration Engineer（工艺整合工程师）, 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片（wafer）直径为200mm , 直径为300mm硅片即12吋. 目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？未来北京3.的Fab4（四厂）采用多少mm的wafer 工艺？ 答：当前1~3 厂为200mm（8 英寸）的wafer, 工艺水平已达0.13um 工艺。 未来北京厂工艺wafer 将使用300mm（12 英寸）。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数（chip）变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5 倍 5. 所谓的0.13 um 的工艺能力（technology）代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um 的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 一般的硅片（wafer）基材（substrate）可区分为N,P 两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative 元素（5 价电荷元素，例如：P、As）的硅片, P-type 的wafer 是指掺杂positive 元素（3 价电荷元素, 例如：B、 In）的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTO （光刻）、ETCH （刻蚀）。其中 【物理化学类课后习题答案大全】 ▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆【物理化学类课后习题答案大全】 ▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆▆ 《大学物理》完整习题答案 https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=217&fromuid=1000 程守洙、江之永主编《普通物理学》（第五版）详细解答及辅导 https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=3&fromuid=1000 《生物化学》复习资料大全（3套试卷及答案+各章习题集） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=258&fromuid=1000 《化工原理答案》课后习题答案（高教出版社，王志魁主编，第三版）https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=195&fromuid=1000 《传热学》课后习题答案（第四版） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=200&fromuid=1000 《高分子化学》课后习题答案（第四版，潘祖仁主编） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=236&fromuid=1000 《物理学》习题分析与解答（马文蔚主编，清华大学，第五版） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=50&fromuid=1000 《有机化学》课后答案（第二版，高教版，徐寿昌主编） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=3830&fromuid=1000 《有机化学》习题答案（汪小兰主编） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=69&fromuid=1000 《分析化学》课后习题答案（第五版，高教版） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=122&fromuid=1000 《物理化学》习题解答(天津大学, 第四版，106张) https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=2647&fromuid=1000 《大学基础物理学》课后答案（共16个单元） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=25&fromuid=1000 《物理化学》习题答案与课件集合（南大） https://www.360docs.net/doc/4416461664.html,/viewthread.php?tid=205&fromuid=1000 历年真题 第一章 1、Si 、GaAs 半导体材料的导带底、价带顶分别在k 空间什么位置？其晶体结构和解理面分别是什么？哪个是直接带隙，哪个是间接带隙？(2006) 2、对于金刚石结构的硅Si 和闪锌矿结构的砷化镓GaAs ，在（111）晶面上，其原子面密度和面间距都是最大，为什么Si 的解理面是（111），而GaAs 不是？(2007) 3、半导体材料的禁带宽度Eg 、N 型半导体杂质激活能△Ed 以及亲和势X 分别表示半导体电子的什么状态特性？（2009年简答题7分） 4、与真空电子运动相比，半导体中电子的运动有何不同？（2009年简答题7分） （1-9题 63分，每小题7分(2010)） 5、如图是一个半导体能带结构的E –k 关系； 1）哪个能带具有x 方向更小的有效质量？ 2）考虑两个电子分别位于两个能带中的十字线处， 哪个电子的速度更大些？ 6、写出硅(Si)和砷化镓(GaAs)的晶体结构、禁带宽度和解理面。？（2011年简答题6分） 第二章 3、高阻的本征半导体材料和高阻的高度补偿的半导体材料的区别是什么？(2006) ? 1 深能级杂质和浅能级杂质概念（西交大） ? 1以硅为例，举例说明掺入浅能级和深能级杂质的目的和作用？（西电） ? 2.什么是浅能级杂质？什么是深能级杂质？列举出半导体硅中各一种杂质元素的例 子。半导体中掺入这些杂质分别起什么作用 ? (2011) 第三章 ? 11、定性画出N 型半导体样品，载流子浓度n 随温度变化的曲线（全温区），讨论 各段的物理意义，并标出本征激发随温度的曲线。设该样品的掺杂浓度为ND 。比较两曲线，论述宽带隙半导体材料器件工作温度范围更宽。 (2006-20分) E 0 E 0 k x 1 2 E 北京工业大学2000年数据结构试题 注意：试题中编程一律要求采用类PASCAL语言。 一、选择（单选、多选）与填空题 1．（10分每问2分）下列内部排序算法中： A．快速排序 B. 直接插入排序 C. 二路归并排序 D. 简单选择排序 E. 起泡排序 F. 堆排序 ①其比较次数与序列初态无关的是（） ②不稳定的排序是（） ③在初始序列已基本有序（除去n个元素中的某个k元素后即呈有序，k< 第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。 历年真题 第一章 1、Si、GaAs半导体材料的导带底、价带顶分别在k空间什么位置？其晶体结构和解理面分别是什么？哪个是直接带隙，哪个是间接带隙？(2006) 2、对于金刚石结构的硅Si和闪锌矿结构的砷化镓GaAs，在（111）晶面上，其原子面密度和面间距都是最大，为什么Si的解理面是（111），而GaAs不是？(2007) 3、半导体材料的禁带宽度Eg、N型半导体杂质激活能△Ed以及亲和势X分别表示半导体电子的什么状态特性？（2009年简答题7分） 4、与真空电子运动相比，半导体中电子的运动有何不同？（2009年简答题7分） （1-9题63分，每小题7分(2010)）Array 5、如图是一个半导体能带结构的E–k关系； 1）哪个能带具有x方向更小的有效质量？ 2）考虑两个电子分别位于两个能带中的十字线 处， 哪个电子的速度更大些？ 6、写出硅(Si)和砷化镓(GaAs)的晶体结构、禁带 宽度和解理面。？（2011年简答题6分） 第二章 3、高阻的本征半导体材料和高阻的高度补偿的半导体材料的区别是什么？(2006) ? 1 深能级杂质和浅能级杂质概念（西交大） ?1以硅为例，举例说明掺入浅能级和深能级杂质的目的和作用？（西电） ? 2.什么是浅能级杂质？什么是深能级杂质？列举出半导体硅中各一种杂质元素的例子。半导体中掺入这些杂质分别起什么作用? (2011) 第三章 ?11、定性画出N型半导体样品，载流子浓度n随温度变化的曲线（全温区），讨论各段的物理意义，并标出本征激发随温度的曲线。设该样品的掺杂浓度为ND。比 较两曲线，论述宽带隙半导体材料器件工作温度围更宽。(2006-20分) 第8章动态逻辑电路 填空题 对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、 极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。 【答案：NMOS, PMOS, NOMS】 对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、 PDN与PDN相连或PUN与PUN相连时中间应接入。 【答案：】 解答题 从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑1、 电路的特点。 【答案：】 图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。 2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。 【答案：】 该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。 3、分析下列电路的工作原理，画出输出端OUT的波形。 【答案：】 答案： 4、结合下面电路，说明动态组合逻辑电路的工作原理。 【答案：】 动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。此时电路处于预充电阶段。 当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。否则，输出OUT仍保持原状态高电平不变。例如此电路， NMOS网构成逻辑网中A与C,或B与C同时导通时，可以构成输出OUT到地的通路，将输出置为低电平。 第7章传输门逻辑 填空题 写出传输门电路主要的三种类型和他们的缺点：（1），缺点：；（2），缺点：；（3），缺1、 点：。 【答案：NMOS传输门，不能正确传输高电平，PMOS传输门，不能正确传输低电平，CMOS传输门， 电路规模较大。】 2、传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时，一般要插入。 【答案：阈值损失，传输延迟，反相器。】 3、一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和。 【答案：异或，加法器，多路选择器】 解答题 1、分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。 【答案：】 引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复杂，封装和工艺流程也越来越复杂。 1. （半导体）大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接，它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构，即把多个裸芯片 （半导体）大规模集成电路工艺流程 张琦1 韩团军2 １．陕西理工学院机械工程学院；２．陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连，组成三维封装结构。叠层型三维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。 1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. （半导体）大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序，其目的在于将要加工的WAFER 固定，便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状，一面有黏性，通常使用的TAPE 为蓝色，具有弹性，呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大，一般在2～3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整，如果背面存在气泡，在SAWING 时切割好的DIE 会脱离TAPE 翘起，将切割好的BLADE 损坏，同时也损坏了DIE 。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背面轻轻将气泡压平，若压不平，可用刀片将TAPE 划破一点，放出气泡中的空气，然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程，T/M完毕的WAFER 送至SAWING 工程，按照FAB 时形成的SCRIBE LINE 进行切割，将连在一起的CHIP 分开，形成每片IC 的核心。 北工大考博辅导班：2019北工大信息学部考博难度解析及经验分享北京工业大学2019年采取普通招考、硕博连读、本科直博方式选拔、招收攻读博士学位研究生。其中硕博连读从学校2017级硕士研究生中遴选；本科直博招生学科为光学工程，从应届本科学术型推免生中遴选；普通招考中，在光学工程、材料科学与工程、物理学、数学、统计学、机械工程学科实行申请考核制。 下面是启道考博辅导班整理的关于北京工业大学信息学部考博相关内容。 一、院系简介 北京工业大学信息学部于2016年9月2日正式成立,由原电子信息与控制工程学院、计算机学院、软件学院、微电子学院整合组建而成。 办学定位:秉承“不息为体，日新为道”的校训，以中国特色、世界一流为目标，以立德树人为根本，汇聚一批师德高尚、业务精湛的专家学者，力争将北京工业大学信息学部建设成为同行尊敬、学子向往的高水平信息人才培养基地。 发展思路：以打造一流学科方向和一流研究团队为目标，以绩效为杠杆，改革为动力，不断探索学部治理结构和运行机制。大力实施人才强校和对外办学发展战略，借助国际化途径和信息化手段全面提升师资队伍水平和人才培养质量。 学院设置：下设电子科学与技术学院（微电子学院）、信息与通信工程学院、自动化学院、计算机学院、软件学院。 学科设置：拥有电子科学与技术、控制科学与工程、计算机科学与技术、软件工程四个一级学科博士学位授权点及博士后流动站，以及信息与通信工程一个一级学科硕士学位授权点。 专业设置：现有电子信息工程、通信工程、自动化、电子科学与技术、计算机科学与技术、信息安全、物联网工程、软件工程、数字媒体技术九个本科专业。 学生规模：目前有在校生5859人，其中本科生2754人，全日制硕士研究生1338人、非全日制工程硕士1573人，博士生140人,留学生54人。 师资队伍：现有专任教师303人，其中教授48人，副教授123人。学部拥有中国工程院院士2人，国家级教学名师1人，国家杰出青年科学基金获得者2人、国家级百千万人才工程入选者2人、国家优秀青年基金获得者1人，以及北京市教学名师等一批知名专家学者。 研究方向：学部在光电子器件与微纳技术、微电子技术与集成电路、智能多媒体与语音信号处理、人工智能与机器人技术、计算智能与智能控制、智能感知与自动化技术、脑信息 1、什么是器件的亚阈值特性，对器件有什么影响？ 器件的亚阈值特性是指在分析MOSFET时，当Vgs影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。 2、MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？ 短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象。 影响：由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 3、请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电 压和漏源电流的影响。 4、什么是沟道长度调制效应，对器件有什么影响？ 5、为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 6、简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？ 7、什么是集成双极晶体管的无源寄生效应？ 8、什么是MOS晶体管的有源寄生效应？ 9、什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？ 10、消除“latch-up”效应的方法？ 版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻胁，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数。 11、如何解决MOS器件的场区寄生MOSFET效应？ 12、如何解决MOS器件中的寄生双极晶体管效应？ 13、双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪 些？ 14、集成电路中常用的电容有哪些。 15、为什么基区薄层电阻需要修正。 北京工业大学1998年硕士研究生入学考试试题 考试科目：数据结构 一、试写出在双向链表da中的插人操作算法，算法中插入位置的获取可直接引人getnodep(da,i)，其中参数da为双向链表，i是要插人的位置，要求算法中含有双向链表da的结点结构描述。（6分） 二．已知二叉树BT各结点的先序、中序遍历序列分别为ABCDGF和CBAEDF，试画出该二叉树。（6分） 三．设哈希表a、b分别用向量a[0..9],b[0..9]表示，哈希函数均为H（key）=key MOD 7,处理冲突使用开放定址法，Hi=[H(key)+Di]MOD 10,在哈希表a中Di用线性探测再散列法，在哈希表b中Di用二次探测再散列法,试将关键字{19,24, 10,17,15, 38,18,40}分别填入哈希表a,b 中,并分别计算出它们的平均查找长度ASL。（8分） 四、设有下列递归算法:（10分） FUNCTINON VOL(n:integer):integer; V AR x :integer: BEGIN IF n=0 THEN vol:=0 ELSE BEGIN READ(x); vol:=vol(n-1)+x END; END. 如该函数被调用时，参数n值为4,读人的x值依次为5,3,4,2，函数调用结束时返回值voL 为多少?用图示描述函数执行过程中，递归工作栈的变化过程 五、已知下列字符A、B、C、D，E、F，G的权值分别为3、12、7、4、2、8，11，试填写出 其对应哈夫曼树HT的存储结构的初态和终态。（l0分） 六．试对下列给出的有向图回答问题：（15分） l·画出该有向图的十字链表存储结构,其中:顶点结点结构: data:结点数据域: tailvex,tlink:指向该顶点为弧头、弧尾的第一条弧的指针。 弧结点结构 tailvex，headvex:分别为弧头和弧尾在图中的序号; hlink,tlink:指向弧头相同和弧尾相同的下一条弧的指针; weight::弧上的权值。 2·判断该有向图是否含有强连通分量，若有请将它们画出来。 3．试给出顶点C到其他各顶点的最短路径。 七、计算下列给出AOE网中各顶点所表示的事件发生时间Ve（j）,Vl(j)和各边所表示活动的开始时间e（i），l(i)，并找出其关键路径。(10分) 北京工业大学2020考研复试分数线北京工业大学2018考研复试分数线 院部所名称 专业代码 专业名称 政治/管理类联考 外国语 业务课一 业务课二 总分 机械工程与应用电子技术学院 080100 力学 34 34 51 51 255 080200 机械工程 34 51 51 302 080400 仪器科学与技术 34 34 51 51 260 085201 机械工程（专业学位） 34 34 51 51 286 085203 仪器仪表工程（专业学位）34 34 51 260 建筑工程学院 081400 土木工程（01-05方向） 34 34 51 51 335 081400 土木工程（06方向） 34 34 51 51 290 081400 土木工程土木工程（07方向）34 34 51 317 081500 水利工程 34 34 51 51 290 082300 交通运输工程 34 34 51 51 285 085213 建筑与土木工程（专业学位）（01-06，51-56方向）34 34 51 51 290 建筑与土木工程（专业学位）（07，57方向）34 34 51 51 272 085213 建筑与土木工程（专业学位）（08，58方向）34 34 51 51 315 085222 交通运输工程（专业学位） 34 34 51 51 285 环境与能源工程学院 070304 38 38 57 57 280 080700 动力工程及工程热物理34 34 51 51 310 081700 化学工程与技术 34 34 51 51 260 083000 环境科学与工程 34 半导体集成电路常见封装缩写解释 1. DIP(dual in-line PACkage) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。 引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分， 只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为Cerdip(见C erdip)。 BGA是英文Ball Grid Array Package的缩写， 即球栅阵列封装。 SOP小型外引脚封装Small Outline Package ro0c[hi^ M 4srs?}J SSOP收缩型小外形封装Shrink Small Outline Package P-pBI%{p) 与SOP的区别：近似小外形封装,但宽度要比小外形封装更窄,可节省组装面积的新型封装。 2. DIP(dual tape carrier PACkage) 同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。 QTCP(quad tape carrier PACkage) 四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用TAB 技术的薄型封装(见TAB、TCP)。 COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合半导体集成电路习题及答案
《半导体集成电路》考试题目及参考答案
北工大 10年 半导体物理 期末试卷
半导体集成电路制造PIE常识
半导体集成电路课程教案
半导体集成电路制造PIE常识讲解
物理化学类课后习题答案大全
北工大半导体物理历年真题
2000年北京工业大学数据结构试题
半导体集成电路工艺复习
北工大半导体物理历年真题
半导体集成电路复习题及答案
-半导体-大规模集成电路工艺流程(精)
北工大考博辅导班：2019北工大信息学部考博难度解析及经验分享
半导体集成电路
北京工业大学 北工大 1998数据结构 考研真题及答案解析
北京工业大学2020考研复试分数线
半导体集成电路常见封装缩写(精)