【精品】第5章MOS集成电路的版图设计
MOS集成电路的版图设计
根据用途要求确定系统总体方案——〉工艺设计（根据电路特点选择适当的工艺，再按电路中各器件的参数要求,确定满足这些参数的工艺参数、工艺流程和工艺条件）——〉电路设计(根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行计算与模拟仿真,决定电路中各器件的参数（包括电参数、几何参数等）—->版图设计（按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在硅片上，绘制出相互套合的版图,以供制作各次光刻掩模版用）——>将GDSII或CIF数据包发给Foundry，生成PG 带，制作掩模版——〉工艺流片-—〉中测，划片封装，终测
5。1MOS集成电路的寄生效应
5。1。1寄生电阻
MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅化物几种。由于其特性、电导率的差异，用途也有所不同.随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。
1、互连延迟
长互连情况下，寄生分布阻容网络可等效如图5—1所示。其中：r，
c-—单位长度的电阻、电容(/m 、F/m ）L ——连线总长度
图5-1寄生分布阻容网络等效电路
若令：d ——连线厚度；W ——连线宽度；——电阻率ox t -—连线间介质厚度；
扩散层=1/（N q )
则:W d r ⋅=ρox
ox t W
c ⋅=ε
（5—1）
节点i 的电位V i 响应与时间t 的关系:L r V V V V t V L c ∆⋅---=∂∂⋅∆⋅+-)
()(1i i i 1i i (5—2）
当L 0，有：22x V
dt dV
c r ∂∂=⋅⋅（5-3)
近似处理，求解得:]2)
1([)()(2+⋅∆⋅⋅=N N L c r V out τ(5—4）
若∞→∆=L L N ,则有：2)(2out L c r V ⋅⋅=τ(5—5） 注意：此时，若按集总模型处理:即将整个长连线等效为一总的R 总、C 总,则:
2ox ox out )(L c r t W L W d L C R V ⋅⋅=⋅⋅⋅⋅⋅=⋅=ερτ总总（5—6）
图5-2集总模型等效电路
可见,与分布网络分析情况差1/2的关系，而与实际测试相比，分布模型更为接近.因此，在分析长互连延迟时应采用分布RC 模型.
例5-1:已知：采用1m 工艺,n+重掺杂多晶硅互连方块电阻R =15/，多晶硅与衬底间介质（SiO2）的厚度t ox=6000Å.求：互连长度为1mm 时所产生的延迟。
解：采用分布RC 模型，得：
)
ns (43.0)101(10
600010854.89.31521t 212121231012
2
ox
ox ox 2ox 2=⨯⨯⨯⨯⨯⨯⋅=⋅⋅⋅=⋅⋅⋅⋅⋅=⋅⋅⋅=--- L R t L W W d L c r εερτ补充材料:
图5-3由边际电场效应产生的寄生电容
以上分析互连系统的电容时，仅考虑到互连与衬底间的电容，但实际上还有边际电场形成的电容C ff （FringingField ）。随着尺寸的不断缩小，C ff 往往可与面积电容相比拟，不可忽略不计。 ]4]11[21ln [ox ox ox ox ff t d t d d t L C ⋅-⎭⎬⎫⎩⎨⎧++⋅+⋅⋅=π
ε对于1mCMOS 工艺，单位面积C ff 如下表所示。表5-1不同连线层与衬底间的C ff
由此，可见上例中单位面积的边际电场效应电容为：
C ff=0.043⨯2=0。086f F/μm2
而单位面积的平板电容：
C 平板=εox/t ox=0。058f F/μm2
C ff 与C 平板已在同一量级，不能忽略，需重新
计算： )(08.1)101(10)2043.0058.0(152
1)2(212
332
ns L C C R ff =⨯⨯⨯⨯+⨯⨯=⋅⨯+⋅⋅=-- 平板τ
2、导电层的选择
选用导电层时应注意:
（1)V DD 、V SS 尽可能选用金属导电层,并适当增加连线宽度，只有在连线交叉“过桥”时,才考虑其它导电层。
（2）多晶硅不宜用作长连线,一般也不用于V DD 、V SS 电源布线。
(3）通常应使晶体管等效电阻远大于连线电阻,以避免出现电压的“分压"现象，影响电路正常工作.
（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响.扩散层与衬底间电容较大，很难驱动；在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。
5.1。2寄生电容
MOS 电路中，除了由互连系统造成的分布电容之外，还存在许多由于MOSFET 结构特点所决定的寄生电容。其中：
C MOS ——单位面积栅电容=C OX ，是节点电容的主要组成部分
5μm 工艺，T OX=1000Å,C OX ≈0。345f F/μm2 C ff （fF/μm 2) PolySi —Sub 0。043±0.004 Metal1-Sub 0.044±0。001
Metal2—Sub 0。035±0.001 Metal3-Sub 0。033±0.001
1μm工艺,T OX=200Å，C OX≈1。725f F/μm2 C MNT--Al-栅氧-n+区之间的电容（≈C MOS）
C M—-Al—场氧—衬底间的电容（≈C MOS/10）
C MN—-Al—场氧—n+区之间的电容（≈2~3C M）
C pn——D、S与衬底之间的pn结电容（Ns ub↑，C pn↑)
C GD对器件工作速度影响较大，可等效为输入端的一个密勒电容：
C m=（1+K V)C GD，K V为电压放大系数。
5。1。3寄生沟道
图5-4寄生沟道形成示意图
由图5—4可见，当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效.
预防措施:
（1）增厚场氧厚度t’OX，使V’TF↑,但需要增加场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。
（2）对场区进行同型注入，提高衬底浓度，使V'TF↑。但注意注入剂量不宜过高,以防止某些寄生电容增大，以及击穿电压的下降。
（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L↓，r on↑，但这样将使芯片面积↑，集成度↓。
5。1.4CMOS电路中的闩锁(Latch—up）效应
——闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会出现。
CMOS电路中寄生可控硅结构的形成
图5-5CMOS反相器剖面图和寄生可控硅等效电路
由图5—5可见，由CMOS四层pnpn结构形成寄生可控硅结构。
（1）正常情况下,n－衬底与p－阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。
（2）当工作条件发生异常,V DD、V SS之间感生较大的衬底电流，在R S上产生较大压降。当T1管EB 结两端压降达到EB结阈值电压，T1导通,通过R W吸收电流。当R W上压降足够大，T2导通，从而使V DD、V SS之间形成通路，并保持低阻。当βnpn⨯βpnp>1，则发生电流放大，T1、T2构成正反馈,形成闩琐，此时，即使外加电压撤除仍将继续保持,V DD、V SS间电流不断增加，最终导致IC烧毁。
（3）诱发寄生可控硅触发的三个因素：
T1、T2管的β值乘积大于1,即βnpn⨯βpnp>1.
T1、T2管EB结均为正向偏置.
电源提供的电流≥维持电流I H.
（4）诱发闩琐的外界条件：γ射线瞬间照射,强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。
2、防止闩琐的措施
A.版图设计和工艺上的防闩锁措施
•使T1、T2的β↓↓，→βnpn⨯βpnp«1。工艺上采取背面掺金，中子辐射电子辐照等降低少子寿命。
•减少R S、R W使其远小于R en、Rep。
•版图中加保护环，伪集电极保护结构，内部区域与外围分割
•增多电源、地接触孔的数目,加粗电源线、地线对电源、地接触孔进行合理布局,减小有害的电位梯度。•输入输出保护
•采用重掺杂衬底上的外延层,阱下加p+埋层。
•制备“逆向阱"结构。
•采用深槽隔离技术。
B。器件外部的保护措施
•电源并接稳压管.
•低频时加限流电阻（使电源电流<30mA）
•尽量减小电流中的电容值。（一般C〈0。01μF）
3、注意事项:
•输入电压不可超过V DD~V SS范围。
•输入信号一定要等V DD~V SS电压稳定后才能加入；关机应先
关信号源，再关电源。
•不用的输入端不能悬浮，应按逻辑关系的需要接V DD或V SS
5。2MOS集成电路的工艺设计
5。2.1CMOSIC的主要工艺流程
1、Al栅CMOS工艺流程
衬底制备（n—Si,〈100>晶向，［Na+]=1010cm—2，ρ=3~6⋅Ωcm)→一次氧化→p-阱光刻MK1→注入氧化→p—阱B离子注入→p-阱B再分布→p+区光刻MK2→B淀积→p+硼再分布→n+区光刻MK3→磷淀积→磷再分布→PSG淀积增密（800±100nm厚的SiO2,2.5％的P2O5）→栅光刻MK4→栅氧化→P管调沟注入光刻MK5→P管调沟硼注入→N管调沟注入光刻MK6→N管调沟磷注入→注入退火→引线孔光刻MK7→蒸发Al（1.2μm)→反刻AlMK8→Al-Si合金化→长钝化层(含2~3%P2O5的PSG,800±100nm）→钝化孔光刻MK9→前工序结束
2、多晶硅栅NMOS工艺流程
(1）衬底制备
典型厚度0.4~0.8mm，
φ=75~125mm（3”~5”）
NA=1015~1016cm-3
ρ=25~2⋅Ωcm
（2）预氧化
在硅片表面生长一层厚SiO2,以
保护表面，阻挡掺杂物进入衬底。
(3）涂光刻胶
涂胶，甩胶,（几千转/分钟）,
烘干（100℃）→固胶。
（4)通过掩模版MASK 对光刻胶曝光
⎩⎨⎧，不被显影掉。负胶曝光部分聚合硬化影掉。曝光的部分分解，被显正胶被UV
（5）刻有源区。
掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；
再将下面的SiO2用HF 刻蚀掉,露出硅片表面。
(6）淀积多晶硅
除净曝光区残留的光刻胶（丙酮），在整个硅片上生长 一层高质量的SiO2（约1000Å），即栅氧，然后再淀 积多晶硅（1~2μm).
（7）刻多晶硅,自对准扩散
用多晶硅版刻出多晶硅图形，再用有源区版刻掉 有源区上的氧化层,高温下以n 型杂质对有源区 进行扩散(1000℃左右）。此时耐高温的多晶硅和 下面的氧化层起掩蔽作用
——自对准工艺
(8）刻接触孔
在硅片上再生长一层SiO2,用接触孔版刻出接触孔。
(9)反刻Al
除去其余的光刻胶，在整个硅片上蒸发或淀积一层Al
(约1μm厚），用反刻Al的掩模版反刻、腐蚀出
需要的Al连接图形。
(10）刻钝化孔
生长一层钝化层（如PSG），对器件/电路进行平坦化
和保护。通过钝化版刻出钝化孔（压焊孔）。
图5—6硅栅NMOS工艺流程示意图
若要形成耗尽型NMOS器件，只需在第（5)、（6）步之间加一道掩模版，进行沟道区离子注入。
NMOS工艺流程的实质性概括:
P型掺杂的单晶硅片上生长一层厚SiO2.
MK1—刻出有源区或其他扩散区（薄氧化版/扩散版）.
MK2—形成耗尽型器件时，刻出离子注入区.
MK3—刻多晶硅图形（栅、多晶硅连线).以多晶硅栅为掩模，进行D、S的自对准扩散。
MK4-刻接触孔。
MK5—反刻Al。
MK6—刻钝化孔（压焊点窗口)
3、硅栅CMOS工艺
(1)P阱CMOS工艺流程
MK1-P阱版,确定P阱深扩散区域(阱注入剂量1⨯1013cm-2,能量60KeV）
MK2—确定薄氧化区,即有源区。
MK3—多晶硅版。
MK4—P+版，和MK2一起确定所有的P+扩散区域(一般为B注入，4⨯1014cm—2~2⨯1015cm-2,60~80KeV)。
MK5—N+版，确定所有的N+区域(磷注入：8⨯1014~4⨯1015cm—2，60~80KeV)
MK6—确定接触孔。实际上在此之前，一般先作PSG磷硅玻璃回流→平坦化（4000~8000Å）.刻出接触孔后,下一步蒸Al前,要用H2SO4+H2O2液加5％HF氢氟酸清洗，确保Al与Si的良好接触和与SiO2的良好附着。
MK7—反刻Al,确定金属层的连接图形。
MK8—刻钝化孔,露出向外引线的压焊点。钝化层通常用PECVD实现：1000ÅSiO2+4000ÅPSG+1000ÅSiO2或5000~7000ÅSi3N4
（2)N阱CMOS工艺以Berkeley大学N阱CMOS工艺为例，介绍N阱CMOS工艺流程。
Mask1N阱区确定磷注入的N阱区域
生长栅氧，淀积Si3N4
Mask2NMOS有源区刻出P型衬底上面的薄氧层，露出NMOS有源区窗口
在需要厚氧的区域，Si3N4被有选择性地刻蚀掉（等离子刻蚀或RIE）
用硼（B)作P型场注入
Mask3PMOS有源区刻出N阱上面的薄氧层，露出PMOS有源区窗口阱上的Si3N4被选择性地刻蚀掉，露出场区
用磷作N型场注入
刻蚀掉剩余的Si3N4层
调沟注入
在整个硅片上淀积重掺杂的N型多晶硅
Mask4NMOS栅刻N沟MOS多晶硅栅
砷(As)注入，在未被多晶硅覆盖的衬底区域形成n+区
Mask5PMOS栅刻P沟MOS多晶硅栅，引入硼注入，形成p+区
整个硅片上淀积厚氧化层
Mask6接触孔确定接触孔
Mask7金属淀积Al，形成互联图形
Mask8钝化长钝化层，并刻出钝化孔，露出压焊点
4、硅的局部氧化工艺
——Si3N4（氨气氛中硅烷SiH4还原法生长）只能被缓慢氧化,因此可用来保护下面的硅不被氧化。选择性腐蚀氮化硅（180℃左右的磷酸）后，留下氧化物图
形(见图5—7）。
由Si SiO2时，SiO2的体积约增大为Si体积的2.2
倍.因此,氧化物边缘台阶只有常规平面工艺的一半,有助于
金属布线的连续性。
图5—7局部氧化示意图
如采用预腐蚀（腐蚀液：HF+HNO3+H2O或醋酸稀
释)局部氧化,则：以Si3N4为掩模,在下一步进行氧
化前将露出的Si有选择地腐蚀掉一部分，减少Si
的量,可使氧化后的表面与未氧化的Si表面基本保
持在同一平面（除在窗口附近稍有起伏）→等平面
工艺。
图5—8等平面工艺的实现
采用LOCOS工艺,与浅结工艺结合,可起到较好的隔离表面漏电流的作用,并能较好地实现硅片表面平坦化，有利于金属布线。
LOCOS工艺的缺点:
氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，因此
通常在生长氮化物之前先长一层薄的氧化物（几十Å)，降低因晶
格失配导致的高位错密度。但这层薄氧化物的存在，使氮化物边
缘下面产生一些氧化，形成一锥形的氧化物穿进将成为窗孔的区
域，形似鸟嘴“Birdbeak”。当氮化层被腐蚀掉后,此“鸟嘴”仍可能
保留，在浅扩散时，将阻挡杂质进入Si衬底内，使硅的有效使用
面积降低.
另一方面，“鸟嘴"将使MOS管实际的沟道宽度W减小，导致IDS
比设计值偏低，并产生阈值电压VT随W减小迅速升高→形成所
谓“窄沟效应”。
图5-9“鸟嘴”的形成
5.2.2体硅CMOS工艺设计中阱工艺的选择
1、P阱工艺
发展较早，技术较成熟。
轻掺杂的N型衬底上作PMOS，P阱内作NMOS，使VTP、VTN的匹配较易调整.P阱衬底浓度（ND）较高,使μn降低,PMOS衬底浓度NA较低,μp有所提高，有利于P管、N管性能匹配。
2、N阱工艺
P型衬底作n-阱，与E/DNMOS工艺兼容。
轻掺杂P型衬底上的NMOS载流子迁移率μn提高,尤其适合用在动态CMOS、P—E逻辑、多米诺逻辑中。
3、双阱工艺
在高浓度n+衬底上生长高阻外延层(接近半绝缘状态），可分别作N阱、P阱，闩锁效应得到抑制。
由双阱工艺思想发展到绝缘衬底上的CMOS技术—-SOI（SiliconOnInsulator）。
圆片（Wafer）尺寸与衬底厚度：
3''——0。4mm5''——0。625mm
4''-—0.525mm6''--0。75mm
硅片的大部分用于机械支撑.
阱的深度≈D、S的结深X j+D、S耗尽扩散+阱与衬底间PN结之间的耗尽扩散+光刻、套刻间距
此外，阱深还与电源电压有关,V DD=5V，阱深5~6μm；V DD=10V，阱深8~9μm.
5。3MOS集成电路的版图设计规则
图5-10基本的λ设计规则图解
λ设计规则
——70年代末，Meed和Conway倡导以无量纲的“λ”为单位表示所有的几何尺寸限制，版图上所有图形和间距尺寸均为λ的整数倍。通常λ取栅长L的一半，又称等比例设计规则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。
5.3。2微米设计规则
——80年代中期，为适应VLSIMOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。可针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。
5。4MOS集成电路版图举例
5。4。1硅栅CMOS反相器的输入保护电路
CMOS电路通常采用电阻、二极管网络作保护电路，如图5-11（a）所示,其版图见5—11（b）。
图5—11硅栅CMOS反相器的输入保护电路
实际经验证明，为实现良好的限流作用，一般R设计为400~800Ω之间;为保证二极管有一定的瞬间大电流泄放能力，其面积设计为500~800μm2之间比较合适。此外，D1、D2分别加有隔离环，以抑制闩锁效应。
5。4.2铝栅工艺CMOS反相器版图举例
图5-12为铝栅CMOS反相器版图示意图.可见，为了防止寄生沟道以及p管、n管的相互影响,采用了保护环或隔离环:对n沟器件用p+环包围起来，p沟器件用n+环隔离开，p+、n+环都以反偏形式接到地和电源上,消除两种沟道间漏电的可能。
版图分解：
•刻P阱
•刻P+区/环
•刻n+区/环
•刻栅、预刻接触孔
•刻Al
图5—12铝栅CMOS反相
器版图示意图
5.4。3硅栅NMOS反相器版图举
例
1、E/ENMOS反相器
•刻有源区
•刻多晶硅
•刻接触孔
•反刻Al
图5-12E/ENMOS反相器版图示意
图5—12E/ENMOS反相器版图示意
2、E/DNMOS反相器
•刻有源区
•刻耗尽注入区
•刻多晶硅
•刻接触孔
•反刻Al
图5—13E/DNMOS反相器版图
5。4。4硅栅CMOS与非门版图举例
•刻P阱
•刻p+环
•刻n+环
•刻有源区
•刻多晶硅
•刻PSD
•刻NSD
•刻接触孔
•反刻Al
图5-14硅栅CMOS与非门版图
5。5版图设计技巧
1、布局要合理
（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。
（2)特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使βpnp↓，抑制Latch-up，尤其要注意输出级。
(3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。
(4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。
2、单元配置恰当
（1）芯片面积降低10%,管芯成品率/圆片可提高15~20％。
（2）多用并联形式，如或非门，少用串联形式，如与非门。
（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整.
3、布线合理
•布线面积往往为其电路元器件总面积的几倍,在多层布线中尤为突出。
•扩散条/多晶硅互连多为垂直方向,金属连线为水平方向，电源地线采用金属线，与其他金属线平行.
•长连线选用金属。
•多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。
•注意V DD、V SS布线，连线要有适当的宽度。
•容易引起“串扰”的布线(主要为传送不同信号的连线），一定要远离，不可靠拢平行排列.
4、CMOS电路版图设计对布线和接触孔的特殊要求
（1)为抑制Latchup，要特别注意合理布置电源接触孔和V DD引线，减小横向电流密度和横向电阻R S、R W。
•采用接衬底的环行V DD布线.
•增多V DD、V SS接触孔，加大接触面积，增加连线牢固性。
•对每一个V DD孔，在相邻阱中配以对应的V SS接触孔,以增加并行电流通路。
•尽量使V DD、V SS接触孔的长边相互平行。
•接V DD的孔尽可能离阱近一些。
•接V SS的孔尽可能安排在阱的所有边上（P阱）。
（2）尽量不要使多晶硅位于p+区域上
多晶硅大多用n+掺杂,以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂-—导致杂质补偿，使ρ多晶硅↑.
（3）金属间距应留得较大一些（3λ或4λ）
因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。
5、双层金属布线时的优化方案
(1）全局电源线、地线和时钟线用第二层金属线。
(2）电源支线和信号线用第一层金属线(两层金属之间用通孔连接）。
(3）尽可能使两层金属互相垂直，减小交叠部分得面积.
集成电路版图设计报告
集成电路幅员设计报告 一．设计目的： 1.通过本次试验，生疏 L-edit 软件的特点并把握使用 L-edit 软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简洁集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路幅员设计的λ准则以及各个图层的含义和设计规章； 3.把握数字电路的根本单元 CMOS 的幅员，并利用 CMOS 的幅员设计简洁的门电路，然后对其进展根本的 DRC 检查； 4.把握F = A • (B + C) 的掩模板设计与绘制。 二．设计原理： 1、幅员设计的目标： 幅员〔layout〕是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。幅员设计是创立工程制图〔网表〕的准确的物理描述过程，即定义各工艺层图形的外形、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节约面积，以提高集成度，降低本钱； ③ 尽可能缩短连线，以削减简单度，缩短延时，改善可能性。 2、幅员设计的内容： ①布局：安排各个晶体管、根本单元、简单单元在芯片上的位置。
②布线：设计走线，实现管间、门间、单元间的互连。 ③尺寸确定：确定晶体管尺寸〔W、L〕、互连尺寸〔连线宽度〕以及晶体管与互连之间的相对尺寸等。 ④幅员编辑〔Layout Editor 〕:规定各个工艺层上图形的外形、尺寸和位置。 ⑤布局布线〔Place and route 〕：给出幅员的整体规划和各图形间的连接。 ⑥幅员检查〔Layout Check 〕：设计规章检验〔DRC,Design Rule Check〕、电气规章检查〔ERC,Electrical Rule Check〕、幅员与电路图全都性检验〔LVS,Layout Versus Schematic 〕。 三．设计规章〔DesignRul e〕： 设计规章是设计人员与工艺人员之间的接口与“协议”，幅员设计必需无条件的听从的准则，可以极大地避开由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规章主要包括几何规章、电学规章以及走线规章。其中几何设计规章通常有两类： ① 微米准则：用微米表示幅员规章中诸如最小特征尺寸和最小允许间隔确实定尺寸。 ② λ准则：用单一参数λ表示幅员规章，全部的几何尺寸都与λ成线性比例。 设计规章分类如下： 1.拓扑设计规章〔确定值〕：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规章〔相对值〕：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ〔λ由 IC 制造厂供给，与具体的工艺类型有关，m、n、l、h 为比例因子，与图形类形有关〕。 ①宽度规章〔width rule 〕：宽度指封闭几何图形的内边之间的距离。
本科生课-集成电路版图设计-实验报告
西安邮电大学 集成电路版图设计 实验报告 学号：XXX 姓名：XX 班级：微电子XX 日期：20XX
目录 实验一、反相器电路的版图验证 1)反相器电路 2)反相器电路前仿真 3)反相器电路版图说明 4)反相器电路版图DRC验证 5)反相器电路版图LVS验证 6)反相器电路版图提取寄生参数 7)反相器电路版图后仿真 8)小结 实验二、电阻负载共源放大器版图验证 9)电阻负载共源放大器电路 10)电阻负载共源放大器电路前仿真 11)电阻负载共源放大器电路版图说明 12)电阻负载共源放大器电路版图DRC验证 13)电阻负载共源放大器电路版图LVS验证 14)电阻负载共源放大器电路版图提取寄生参数 15)电阻负载共源放大器电路版图后仿真 16)小结
实验一、反相器电路的版图验证 1、反相器电路 反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。 图1 反相器原理图 2、反相器电路前仿真 通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图 反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。 图3 前仿真结果 3、反相器电路版图说明 打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。 使用金属M1层分别将两MOS管的栅端、漏端相连，两个MOS管
集成电路版图设计论文
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计复习doc资料
集成电路版图设计复 习
集成电路版图设计复习 1. 在P 型硅片上设计的nMOS 管可以分为n +层、 SiO 2层 、多晶硅层和金属层。 2. MOS 管元件参数中的C ox 是栅极单位面积所具有的 电容 。 3. SiO 2层在MOS 器件中作为MOS 器件的 绝缘栅介质 。 4. 在MOS 管版图设计中，W 是指源极/漏极沿栅极方向的长度，L 是指 栅极的宽度 。 5. 集成电路版图设计中的扩散电阻[]1R W L WT L N q R D n == μ，其中R []是由工艺所决定的 单位面积上的电阻 。 6. 20ln i D A T n N N V =ψ是PN 结的内部电位，是由于 载流子扩散 引起的电位。 7. 2)(2t i D ox n DD D d DD o V V R L W C V R I V V --=-=μ是共源极放大器输出电压的计算 公式，说明输出电压不仅与输入电压有关，还与 宽长比 和工艺有关。 8. 在单晶衬底上生长单晶材料的工艺叫做外延，生长有外延层的晶体片叫做 外延片 。是BJT 制造中经常使用的技术。 9. 版图设计软件一般提供三种基本的检查，DRC （设计规则检查）、ERC （电气规则检查）和LSV （版图与原理图对照检查）。 10. 在设计数字电路中二极管时，一般选择 C j =0.5C j 0 。 11. 集成电路设计流程包括系统设计、设计规范、电路设计、 （1） 四个阶段。(1) 版图设计 (2) 几何尺寸 (3) 工艺 (4) LSV 12. 不同的生产线提供不同的工艺保证，设计应当遵守工艺要求： （1） 要求、扩散要求、光刻条件要求、封装要求。
MOS集成电路--CMOS反相器电路仿真及版图设计
MOS管集成电路设计 题目：CMOS反相器电路仿真及版图设计 姓名：潘朝云 学号：20111060198 专业：通信工程 指导老师：梁竹关 2014年6月1日
摘要 本文介绍了集成电路设计的相关思路、电路的实现、SPICE电路模拟软件和LASI7集成电路版图设计的相关用法。主要讲述CMOS反相器的设计目的、设计的思路、以及设计的过程，用SPICE电路设计软件来实现对反相器的设计和仿真。集成电路反相器的实现用到NMOS和PMOS各一个，用LASI7实现了其版图的设计。 关键字：集成电路CMOS反相器LT SPICE LASI7 目录 引言 ....................................................................................................................................... - 2 - 一、概述 ............................................................................................................................... - 2 - 1.1MOS集成电路简介.................................................................................................... - 2 -1.2MOS集成电路分类.................................................................................................... - 2 - 1.3MOS集成电路的优点................................................................................................ - 3 - 二、LTspice电路仿真 .......................................................................................................... - 3 - 2.1SPICE简介 ................................................................................................................... - 3 -2.2CMOS反相器LT SPICE仿真过程 ..................................................................... - 3 - 2.2.1实现方案 .............................................................................................................. - 3 - 2.2.2 LTspice电路仿真结果 ...................................................................................... - 5 - 三、LASI版图设计 ............................................................................................................... - 5 - 3.1LASI软件简介........................................................................................................ - 5 -3.2版图设计原理......................................................................................................... - 6 - 3.3LASI的版图设计.................................................................................................... - 6 - 四、实验结果分析 ............................................................................................................... - 8 - 五、结束语 ........................................................................................................................... - 8 -参考文献 ............................................................................................................................... - 8 -
CMOS反相器版图设计
成绩评定表 学生姓名班级学号7 专业课程设计题目CMOS反相器评 语 组长签字： 成绩 日期20 年月日
课程设计任务书 学院信息科学与工程学院专业 学生姓名班级学号 课程设计题目CMOS反相器 实践教学要求与任务: 1.用tanner软件中的S-Edit编辑CMOS反相器。 2.用tanner软件中的TSpice对CMOS反相器电路进行仿真并观察波形。 3.用tanner软件中的L-Edit绘制CMOS反相器版图，并进行DRC验证。 4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。 工作计划与进度安排: 第一周 周一：教师布置课设任务，学生收集资料，做方案设计。 周二：熟悉软件操作方法。 周三~四：画电路图 周五：电路仿真。 第二周 周一~二：画版图。 周三：版图仿真。 周四：验证。 周五：写报告书，验收。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日
目录 目录............................................................................................................................ III 1.绪论 (1) 1.1设计背景 (1) 1.2设计目标 (1) 2.CMOS反相器 (2) 2.1CMOS反相器电路结构 (2) 2.2CMOS反相器电路仿真 (3) 2.3CMOS反相器的版图绘制 (4) 2.4CMOS反相器的版图电路仿真 (4) 2.5LVS检查匹配 (5) 总结 (7) 参考文献 (8) 附录一：原理图网表 (9) 附录二：版图网表 (10)
集成电路版图设计报告
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年6 月1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1 介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图；后
版图设计
集成电路版图设计 什么是集成电路版图设计？所谓的集成电路版图设计是根据逻辑与电路功能和性能要求以及工业水平要求来设计芯片制造时光刻用的掩模版图，实现IC设计的最终输出其中版图是一组相互套合的图形，各层版图表示不同的工艺步骤，每层版图用不同的图案表示。DRS和LVS开始前需要做哪些准备？DRC开始前需要准备好版图文件和DRC规则文件，LVS开始前需要准备好版图文件、电路图文件和runset文件 为什么需要进行版图数据处理？在形成整体的版图并通过DRC、LVS的验证后，版图设计过程就完成了，但这个时候的版图GDS数据还不能拿去制作掩模版，还需要对GDS数据进行处理。该版图GDS数据中的层次跟最终模板的层次并不是完全一致的，该版图GDS 数据还需要进行工艺涨缩处理，以满足掩模版制作需求。集成电路设计流程：功能要求、电路设计、电路仿真、版图设计、版图验证、后仿及优化。 光刻工艺流程：底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检测、刻蚀、去胶、最终检验。 工艺要求：特征尺寸、集成度、晶圆尺寸工艺文件夹包含：技术文件、显示文件 DRC步骤：建立DRC运行目录、修改规则文件、导出gds2文件、编译规则文件、执行DRC检查、DRC结构分析 狗骨电阻的优点：能够控制电流走向，使电阻误差减小。 集成电路发展的趋势是什么？制程工艺越来越精细、集成度越来越高、电路功能越来越强大、越来越趋向于智能化 集成电路中的电阻分为哪几种？有扩散电阻、多晶硅电阻、阱电阻 简述为什么尽可能多地设计阱接触？能大大减小寄生电阻的阻值，有效抑制闩锁。 在绘制PMOS版图时，为什么在接触区域进行SN注入？SN注入降低了接触电阻，接触孔容易刻蚀，形成欧姆接触。 简述什么是闩锁效应？闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。 什么是保护环，保护环的主要作用？能抑制闩锁效应的设计方式就是保护环作用: 1.阻碍少子保护环 2.载流子注入类型为少子 3.保护类型为少子 4.电位保持PN结反偏 5.起分流作用。 在绘制NMOS或PMOS的过程中所使用的CSMC05MS中的几何设计规则？CSMC05MS工艺中的TO层需盖出接触孔的距离最小是0.3微米，CSMC05MS工艺中的有源区上的接触孔W1层应距离多晶硅栅至少0.4微米。 设计规则是什么，包括哪些东西？芯片上物理层的尺寸进而版图设计必须遵守的规则叫做设计规则。包括最小宽度，最小间距，最小包围，最小延伸。 请简单说明LSW窗口中的AV、NV、AS、NS？AV:下方所有图层在编辑区域可见。 NV:下方所有图层在编辑区域都不可见。 AS:下方所有图层在编辑区都可以被选择。 NS:下方所有图层在编辑区都不可以被选择。简述设计库是什么，有什么作用？设计库：根据用户使用需要自行创建。是cds.lib 文件中定义的。一个设计库中可以含有多个单元。合理的设置设计库可以提高文件系统中的设计的可管理性。例如可以将每个项目中的电路放到各自的设计库中 填空题1、版图设计:就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的(光刻掩膜版) 的图形，称为版图或工艺复合图。 2、CIW窗口是Cadence软件的（控制）窗口，从菜单栏Tools中可以调用Cadence集成的许多工具，包括电路图设计工程以及版图设计工具等。 3、电路设计也称IC的（前端电路设计）只有当电路设计完成并仿真验证之后才开始下一阶段工序即版图设计，即（后端设计） 4、库管理工具是进行工程设计的重要工具,其中的文件都是按（库）、（单元）和（视图）进行管理的。 5、启动Cadence时输入命令“icfb&” ，命令中带&表示Cadence将在（后台）运行。 6、在设计某个具体芯片项目时，该芯片的设计库需要和流片的FAB厂的（工艺库）关联。 7、代工厂提供的工艺文件一般包括（显示文件）和（工艺文件）两部分。8、CSMCO5MS工艺中的接触孔W1间的最小距离是（0.5）微米。 9、CSMC05MS工艺中的T0层需盖出接触孔的距离最小是（0.3）微米10、CSMCO5MS工艺中的有源区上的接触孔W1层应距离多晶硅栅至少（0.4）微米。 二判断题1大宽长比的晶体管对后级容性负载进行驱动。按照一般的单管布局，需要画成很长的矩形条，这就意味着栅长度的增加，同时栅寄生电阻的阻值也会增加，这就导致了晶体管各个位置的导通时将会同步（X） 2如果是PMOS差分对，则要在相应的N阱上打上N+接触孔，以吸收衬底噪声。N+接触孔的间距越大越好（X） 3解决闩锁效应的办法有很多种，出发点不同，解决的方法也就各异。从降低寄生三极管的增益来看，方法之-可以通过增加NMOS和N阱的距离来达到（√） 4从工艺上讲，SOI(Silicon on Insulator)工艺能从根本上来消除闩锁效应的产生（√） 5CMOS反相器的重要特性是，当输出处于逻辑稳态时，两个MOS管中仅有一个导通。因此在CMOS反相器工作时，电源和地之间是不会有大电流流过的（X） 6CSMCO5MS工艺中是双阱工艺，这就意味着除了N阱TB层应该还有一个P阱P阱层目前没有在层次中显现，这意味着出问题了（X）7在Label框内输入VDD后，点击"Hide"后相应的字母就会粘在鼠标上，用鼠标在金属A1单击后，标注名就会确定下来，同时这个标注名也会显示在光刻版上（X8一般而言，芯片的尺寸越大，其良率就越低（√） 9MOS管的工作频率与沟道长度无关（X） 10版图设计人员一般不会在标准的工艺流程中添加额外的工艺要求（√）11版图设计人员只需要读懂设计规则，没有必要去了解芯片制造工艺及流程（X） 12一般情况下版图设计人员通过计算电阻的方块数就能大致了解电阻的阻（√）14芯片在设计时，仅需考虑设计要求，不需考虑工艺要求（X） 13版图一-般需转换成标准格式GDSII文件输出，然后将此文件交给代工厂进行掩膜制造并最终生产出实际的集成电路（√） 15设计规则中的几何设计规则部分体现了FAB.厂对工艺精度的限制（√） 16FAB厂的掺杂工序所涉及到的掺杂浓度被抽象为几何设计规则中的氧化层厚度来表示（X） 几何设计规则明确了具体工艺参数及由工艺结果抽象出的电学参数（X） CSMCO5MS工艺中的T0层对应的工艺步骤是形成N阱（X） CSMC05MS工艺中的SP层对应的工艺步骤是对有源区进行P型离子注入（√） 硅片有外延层，就能杜绝CMOS电路中的Iatch-up效应（X） CSMCO5MS工艺中的W1层对应的工艺步骤是形成A1层金属与A2层金属之间的过孔（X 接触孔在条件允许的情况下一般是越多越好（√） Virtuoso Layout Editor中菜单栏Options中的Display选项含有版图显示层级这部分内容（√） 在一般情况下，格点控制中X Snap Spacing与Y Snap Spacing的设置以代工厂的规则为依据，取规则中尺寸的最小单位（√） 版图的绘制与原理图编辑的操作不同，不具有显示的层次关系（X）在Virtuoso Layout Editor设置Gravity On中，可以根据需要打开引力或者去掉引力（√）
集成电路版图技巧总结
四．版图技巧Z 1．对敏感线的处理 对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2．匹配问题的解决 电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3．噪声问题的处理 噪声问题处理的最常用方法是在器件周围加保护环。 Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。 Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。 在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。 电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。 各种器件，包括管子，电容，电感，电阻都要接体电位。 如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4．版图对称性 当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。 常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA 的方式 如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
集成电路课程设计--cmos反相器的电路设计及版图设计
目录 摘要 (3) 绪论 (5) 1软件介绍及电路原理 (6) 1.1软件介绍 (6) 1.2电路原理 (6) 2原理图绘制 (8) 3电路仿真 (10) 3.1瞬态仿真 (10) 3.2直流仿真 (11) 4版图设计及验证 (12) 4.1绘制反相器版图的前期设置 (12) 4.2绘制反相器版图 (13) 4.3 DRC验证 (15) 结束语 (17) 参考文献 (18)
摘要 CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。 关键词：CMOS反相器ORCAD L-EDIT版图设计
Abstract The huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD. Keywords: CMOS inverter layout ORCAD L-EDIT
《基于L-Edit的mos管版图设计》-毕业论文
---文档均为word文档，下载后可直接编辑使用亦可打印--- 摘要 集成电路版图是电路系统与集成电路工艺之间的中间环节，集成电路版图设计是指把一张经过设计电子电路图用于集成电路制造的光刻掩膜图形，再经过工艺加工制造出能够实际应用的集成电路。 画电路元器件的版图需要熟练使用版图设计软件，熟悉电路知识和版图设计规则，掌握MOS管，电阻，电容等基本元器件的内部结构及版图画法，通过对门电路和主从JK触发器电路的版图设计，熟悉电路元器件的版图布局，元器件版图间的连线等设计方法，在版图设计规则无误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的;本文的主要任务是掌握MOS管，电阻，电容等基本元器件的内部结构及版图画法，通过主从JK触发器电路的版图设计，掌握版图布局及元器件版图间的连线等设计方法。 关键词L—Edit软件版图设计
Abstract The layout of integrated circuit is the intermediate link between the circuit systematic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is used in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processing production can the integrated circuit of actual application. The layout needs of drawing circuit components are skilled to use layout design software, familiar circuit knowledge and layout design rule, grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the circuit of the house opposite and the JK trigger circuit of principal and subordinate, it is close that the even line etc. design method between components layout and the layout of familiar circuit components accomplish the layout structure of circuit under the layoutdesign regular prerequisite without mistake, metal links the purpose with the line reaching optimization. The major task of this paper is to grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the JK trigger circuit of principal and subordinate, grasp the even line etc. design method between territory layout and components layout. Key Words：L—Edit software layout
npmos管的版图设计
实验一 N/PMOS管的版图设计实验报告 一、实验目的 1.掌握Tanner软件的基本设定，L_edit的使用； 2.掌握集成电路工艺与版图的图层关系， 3.知道本课程使用的MOSIS/Orbit 2U SCNAMEMS工艺； 4.能对错误进行分析和剖析，并且能解决错误； 5.熟悉版图设计规则； 6.对于N/PMOS管进行DRC和LVS的DRC步骤与方法。 二、实验设备与器件 微型计算机一台；Tanner EDA软件。 三、知识准备 1.复习版图设计的基本流程，熟悉各种版图的设计规则； 2.对Tanner EDA设计软件安装过程有一定的了解； 四、版图设计步骤： （1）打开 L-Edit 程序，进行文件替换设置为lights.tdb文件； （2）将文件另存为名为pmos.tdb的文件； （3）将单元重新命名为pmos； （4）查看设计要求：设计出W/L=5um/2um的PMOS，并作出LVS报告和波形仿真；（5）开始画图，每画完一个图层进行DRC检错。画横向 24 格纵向15格的方形 N Well， Active宽为14个格点，高为 5 个格点；P Select 横向 18 格，纵向 9 格； Poly宽为 2 个格点，高为 9 个格点；两个 Active Contact 宽皆为2个格点，高皆为 2 个格点；两个 Metal1 宽皆为 4 个格点，高皆为 4 个格点。继续引出Metal1，便于接D、S极。
（6）标出各个图层的长、宽大小，标出S、D、G三个端口。 （7）PMOS管的版画好后，最后进行一次DRC检错，没有错误则进行下一步。（8）转化：将画好的PMOS布局图成果转化成 T-Spice文件，选择工具—Extract Setup命令，在弹出的对话框中Browser选择D:\EDA\Tanner EDA\Tanner Tools v13.0\L-Edit and LVS\SPR\Lights\Layoutlights.ext，再到 Output选项卡的文本框输入我的bsim3_sample.md的路径：“．include E:D:\EDA\bsim3_sample.md，最后点击提取按钮。 （9）第8步骤提取网表之后会生成一个名为pmos.spc的文件，双击它，打开了一个文件网表，对网表的某些参数进行修改为符合自己要求的值。 （10）然后进行模拟，单击Run Simulation按钮得到PMOS管的波形图。 （11）NMOS的版图设计步骤同PMOS，版图的参数为：Active宽为 14 个格点，高为 5 个格点； Poly宽为 2 个格点，高为 9 个格点； N Select宽为 18 个格点，高为 9个格点；两个 Active Contact 宽皆为2个格点，高皆为 2 个格点；两个 Metal1 宽皆为 4 个格点，高皆为 4 个格点。 (12)LVS版图
实验一_MOS管版图设计
实验一 MOS 管版图设计 一、实验目的 1、了解版图设计基本流程 2、熟悉版图设计工具Virtuso 的使用方法 3、根据要求画出NMOS 和PMOS 版图。 二、实验内容 1、回顾版图设计基本原理，如版图设计规则、工艺文件等。 2、熟悉版图设计工具Virtuso 的使用方法 3、用Virtuso 画NMOS 和PMOS 版图。其中PMOS 的尺寸为m W μ6=，m L μ1=，NMOS 的尺寸为m W μ3=，m L μ1=。 三、实验步骤 1、运行cadence 工具 （1）用exceed 登陆。（运行“Hummingbird Connectivity V7.0”，选择broadcast ，显示当前可以登陆的工作站） （2）将压缩“layout.tar.gz ”文件包复制到自己的目录下，解压缩命令：tar –zxvf layout.tar.gz 在目录下会出现文件夹“layout ” （3）Virtuso 启动： 在layout 目录下启动。 $source /opt/bashrc $icfb&（或layout ） 2、版图设计基本流程
（1）建立一个新的库（file/new/library）。 （2）关联到指定工艺库。选择layout下面的tsmc18_https://www.360docs.net/doc/5319348859.html,文件添加。（tf文件的作用是描述“层”） （3）手工画版图 先建立小的单元，然后以小单元为基础构成较大的单元、模块、芯片等。 AC：diff+cont+M1 VC12：M1和M2之间的通孔。M1+via+M2 PC：poly contact。Cont+poly+M1 3、熟悉快捷键的使用。以下是快捷键的总结。 Ctrl+E：放大，缩小 Ctrl+空格：删除 Ctrl+A：全选 Ctrl+Q Ctrl+F Ctrl+X D:测量间距 Shift+d：取消标尺 Shift+z：缩小 Shift+e：取消repeat command选项 Shift+h：将鼠标放置在左下角上，归原点 P：在出现的display option对话框中选择Grid，即鼠标移动一下的距离（精度）
第5章 开关集成电路的设计与模拟
第5章开关集成电路的设计与模拟本章分双极电路和CMOS电路两部分来进行开关集成电路的设计与模拟。 5.1 双极型开关集成电路设计与模拟 图5-1为开关电路的设计图，为提高动作灵敏度，4CCM（电路中标识为T1）的两个集电极负载选用100kΩ。由两个低噪放大管构成差动式射极跟随器[56]电路作为4CCM的接口，如图T2、T3所示，这样既提高了输入阻抗，又减少了该级的温漂。而T4、T5共同担任双端转单端输出和开关整形的工作。D1是为了补偿T4管发射结电压V BE的温漂而接入的[57]。 +5 图5-1 开关电路设计图 Fig.5-1 The design for switched circuit 当没有外加磁场时，T1管的两集电极的输出经T2、T3差分放大后，加在T4管的发射结上，达到发射结的开启电压，使T4管导通，从而T5管也随着导通，并工作在饱和状态[60]。此时，输出为低电平，发光二极管LED不亮。外加磁场时，由于T1管具有较高的磁灵敏度，T1管两集电极的输出将发生改变，经差分放大后，加于T4管上，会使T4管截止，从而使T5管也截止，输出为高电平，发
光管LED变亮。 下图是用Multisim软件模拟的开关电路实验[61]。由于在Multisim软件中，没有磁敏三极管，而且也不能加入虚拟的磁场，故采用两个可调的恒流源代替硅磁敏三极管差分电路的两个集电极输出电流。 通过对硅磁敏三极管差分电路集电极电流与磁场之变化关系[62]的测试数据，当外加磁场强度为零时，静态集电极电流I co1=175µA、I co2=180µA。令两个恒流源均等于175µA、180µA，经T2、T3管差分放大后，加在T4管发射结上，致使发射结达到开启电压，使T4管导通，从而T5管也随着导通，并工作在饱和状态。此时，输出为低电平，发光二极管LED不亮。见图5-2。 图5-2 开关电路模拟(1) Fig.5-2 The simulation of the switched circuit (1) 图5-2中表1、表2的示数为T4管射极与基极的电位，表3显示的是T5管的基极电位，表4显示的为输出值，此时为低电平。 当磁场强度为0.1T时，硅磁敏三极管差分电路的两个集电极电流分别是I c1=189µA、I c2=166µA。经T2、T3管差分放大后，加在T4管发射结上，此时T4管截止，从而使T5管也截止，输出为高电平，发光管LED变亮。见图5-3。