集成电路与工艺版图设计
DC-DC 变换器中误差放大器AMP 模块版图设计
1 DC —DC 变换器中误差放大器AMP 模块电路
误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。误差放大器的电路结构如下：
V I N
R40
V1
DC = 3V
R5
误差放大器的原理图如下：
L = 2u
版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。版图设计是创造工程制图（网表）的精确的物理
描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面：
1. 满足电路功能，性能指标，质量要求；
2. 尽可能节省面积，以提高集成度，降低成本；
3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真
２.１版图设计的前仿真
２.１.１替换及其他基本设置
此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。（设置替换路径为：
C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit and
LVS\Tech\Mosis\morbn12）
替换设置后，将设置-设计-technology下的technology to micro map 改为：
1 Lambda=
microns。
２.１.２版图的基本绘制
下面为常用的CMOS工艺版图与工艺的关系：
（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底
（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
（3）．多晶硅：做硅栅和多晶硅连线。封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。做源漏及阱或衬底连接区的注入
（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝
（7）．通孔：两层金属连线之间连接的端子
（8）．金属线2：做金属连线，封闭图形处保留铝
①NMOS与PMOS的绘制
绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。PMOS管与NMOS管的版图如图1所示。
（a）PMOS (b)NMOS
对于大尺寸的MOS管，要节省版图的面积，需要对版图进行优化处理。对于宽度很宽的MOS管，应采用“叉指结构”，以减少漏源和栅极面积；使用指状晶体管的另一个原因是优化由晶体管宽度所引起的多晶硅栅电阻。因为多晶硅是由单端驱动的，存在电阻，所以需要一个准则来规定单个指状晶体管的最大长度。因此，对于大晶体管来说，将其设计成多个指状晶体管是遵守最大宽度准则的唯一方法。对于长度很长的MOS管，应采用折叠形式；宽度很窄的MOS管，应采用狗骨形画法；对于共用源或漏的MOS管，且两MOS管尺寸相同，为节省空间或使寄生结电容最小、应将共用的源或漏合并在一起。
如：叉指状MOS晶体管：ABBA
图4 叉指状MOS晶体管
②电容版图
在两个悬浮导电层之间生长或者淀积一层相对比较薄的氧化层，从而形成一个下极板寄生电容适中的高密度电容器。用L-Edit软件绘制电容版图时的步骤如下：首先计算电容的有效面积，进而确定有效面积所对应的宽和长。根据式2.2可以算出本设计的电容的有效面积，进而可以确定W和L。绘制电容时要用的图层为Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Poly-Poly2 Capacitor ID。电容版图如图5.所示，而电容的有效面积就是Poly-Poly2 Capacitor ID的面积。
在理想情况下，其电容值可用下式进行计算：
(2.2)
图5 电容版图
③电阻版图
在CMOS工艺中，能与之兼容的电阻主要有：金属电阻、多晶硅电阻、扩散电阻（源/漏P+或N+扩散）、N阱电阻、MOS电阻（有源电阻）。这几种电阻的方块电阻值大约如下：金属为60mΩ/□、多晶硅为几～上千Ω/□、扩散电阻为
5Ω/□、N阱电阻为1kΩ/□。
多晶硅的薄层电阻（版图如图5.2所示）较小，可以实现小阻值的电阻，缺点是多晶硅电阻的薄层电阻值会随温度和工艺的不同而不同。
N阱电阻（如图5.3所示）的薄层方块电阻值约为1 kΩ，可以实现大阻值的电阻，但受工艺影响较大。本次设计采用采用了常用的多晶硅电阻。
蛇形电阻如下图：
④pad画法：
Metal1：102×102；Metal2；100×100；Overglass：88×88；Via：
90×90；Pad Comment：100×100。
2.1.3版图的布局
在整个版图布局中，晶体管的纺织采用P管和N管分层放置，分为三层，P 管放入N阱中，N阱中尽量多的设置阱连接区，N管层尽量多的设置衬底接触点。为了减小栓锁效应，每一层的晶体管加入了硬性保护环，保护环由select、active、active contact、metal层组成。N型保护环的select层用nselect，P 型保护环的select层用pselect。输入输出以及电源的接触端口采用焊盘的形式。误差放大电路的版图布局如下图所示：
版图设计完成后进行设计规则检查，DRC检查无误后，表明版图满足电路连接及设计规范。
2.2版图设计T-spice提取和仿真
运用T-spice进行后仿真，采用1.25u的工艺。网表见附件A，网表生成后利用W-edit生成波形图。
对于电阻电容以及信号源的设置，可直接通过语句的形式在网表中修改。
端口的命名设置如下：
其余的端口用同样的方法命名。
端口仿真设置如下：
其余端口用同样的方法设置完后，仿真波形如下：
心得体会
通过本次课程设计，我对集成电路版图设计有了更深刻的体会，掌握了集成电路版图设计软件L-Edit的基本操作，并对提取网表和仿真更加熟练。在本次设计中，由于考虑不周，各个器件之间没有留足够大的地方，导致后来连线时线间距太小而出错，不得不重新布局，使我明白在版图的绘制过程中，布局是非常重要的，要边连线边考虑如何让布局美观，芯片面积尽可能的减小，器件的摆放也要合理，连线也要尽可能的短。而且在绘制过程中为了减小栓锁效应，每一层晶体管都要加保护环。在本次设计中，也对电阻电容的画法有了更深刻的认识，对于电阻电容在开始画时不用考虑它的大小，最后可通过网表文件中的语句进行设置。
总之，这次课程设计自己学到了很多有用的东西，对版图的画法更加熟练
了。
参考文献
【1】孙润等. TANNER集成电路设计教程[M]. 北京：希望电子出版社. 2002.
【2】陈中建. CMOS电路设计布局与仿真[M]. 北京：机械工业出版社. 2006.
【3】廖裕评，陆瑞强. 集成电路设计与布局实战指导[M]. 北京：科学技术
出版社. 2004.
附录A
* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;
* TDB File: E:\kecsheji \band1.tdb
* Cell: Cell0 Version 1.19
* Extract Definition File: D:\tranner11\替换文件\morbn12.ext
* Extract Date and Time: 07/06/2013 -16:24
.include "D:\tranner11\T-Spice 10.1\models\ml2_125.md"
* Warning: Layers with Unassigned FRINGE Capacitance.
*
*
C1 VIN 22 C=133.2f $ (69 357 169 457)
M1 AMPOUT 14 VIN 3 PMOS L=1.2u W=8.4u AD=75.6p PD=34.8u AS=78.12p PS=35.4u $ (272.5 243.5 274.5 257.5)
M2 14 14 VIN 3 PMOS L=2.4u W=3.6u AD=17.28p PD=16.8u AS=18.36p PS=17.4u $ (209.5 242.5 213.5 248.5)
M3 14 15 VIN 3 PMOS L=2.4u W=4.8u AD=31.68p PD=22.8u AS=30.24p PS=22.2u $ (-48 234 -44 242)
M4 VIN 1 13 3 PMOS L=2.4u W=6u AD=52.2p PD=29.4u AS=59.4p
PS=31.8u $ (30.5 232.5 34.5 242.5)
M5 15 15 VIN 3 PMOS L=2.4u W=4.8u AD=21.6p PD=18.6u AS=21.6p
PS=18.6u $ (-86.5 233.5 -82.5 241.5)
C2 AMPOUT 22 C=133.2f $ (521 204.5 621 304.5)
C3 AMPOUT GND C=20p $ (442 212 463 232.5)
M6 1 1 VIN 3 PMOS L=2.4u W=15.6u AD=238.68p PD=61.8u AS=257.4p PS=64.2u $ (126.5 221.5 130.5 247.5)
M7 LOUT 4 4 11 PMOS L=2.4u W=4.8u AD=33.12p PD=23.4u AS=34.56p PS=24u $ (-20 31.5 -16 39.5)
M8 5 4 LOUT 11 PMOS L=3.6u W=3.6u AD=14.04p PD=15u AS=15.12p
PS=15.6u $ (-71.5 33 -65.5 39)
R1 8 5 R=900 $ (-57 -3.5 -41 4.5)
R2 5 10 R=900 $ (-108.5 -3.5 -92.5 4.5)
C4 LOUT 22 C=133.2f $ (-366.5 -26.5 -266.5 73.5)
M9 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=280.8p PS=67.2u $ (427 -98.5 430 -68.5)
M10 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=221.4p PS=60.6u $ (397 -98.5 400 -68.5)
M11 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432p
PS=84u $ (166.5 -103.5 170.5 -63.5)
M12 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p
PS=35.1u $ (142.5 -103.5 146.5 -63.5)
M13 8 9 19 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (120 -103.5 124 -63.5)
M14 19 9 8 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396p
PS=81u $ (95.5 -103.5 99.5 -63.5)
M15 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432p
PS=84u $ (-40.5 -104.5 -36.5 -64.5)
M16 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p
PS=35.1u $ (-64.5 -104.5 -60.5 -64.5)
M17 10 FB 20 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (-87 -104.5 -83 -64.5)
M18 20 FB 10 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396p
PS=81u $ (-111.5 -104.5 -107.5 -64.5)
C5 REF 22 C=133.2f $ (557 -224.5 657 -124.5)
R3 GND 12 R=9k $ (396 -263 443 -215)
C6 FB 22 C=133.2f $ (-368 -180 -268 -80)
M19 GND 20 AMPOUT 22 NMOS L=1.2u W=3.48u AD=18.792p PD=17.76u
AS=21.924p PS=19.56u $ (335.5 -296.4 337.5 -290.6)
M20 GND GND 20 22 NMOS L=1.2u W=7.2u AD=54p PD=29.4u AS=47.52p
PS=27.6u $ (288 -299.5 290 -287.5)
M21 GND 13 13 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (210.5 -302.5 213.5 -288.5)
M22 GND 13 18 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (137.5 -302.5 140.5 -288.5)
M23 GND 19 14 22 NMOS L=1.2u W=10.8u AD=119.88p PD=43.8u AS=126.36p PS=45u $ (58.5 -302 60.5 -284)
M24 GND 19 19 22 NMOS L=1.2u W=7.2u AD=62.64p PD=31.8u AS=60.48p PS=31.2u $ (-7.5 -296.5 -5.5 -284.5)
M25 GND 20 20 22 NMOS L=1.2u W=7.2u AD=58.32p PD=30.6u AS=60.48p PS=31.2u $ (-83.5 -297 -81.5 -285)
M26 GND 20 15 22 NMOS L=1.2u W=10.8u AD=129.6p PD=45.6u AS=126.36p PS=45u $ (-151 -298.5 -149 -280.5)
C7 GND 22 C=133.2f $ (45.5 -474 145.5 -374)
VIN VIN GND 3
VFB FB GND 1.222 AC 1 0
VREF REF GND 1.222
VLOUT LOUT GND 2.5
.ac dec 10 1 50MEG
.print ac vp(AMPOUT) vdb(AMPOUT)
* Total Nodes: 22
* Total Elements: 36
* Total Number of Shorted Elements not written to the SPICE file: 0
* Output Generation Elapsed Time: 0.003 sec
* Total Extract Elapsed Time: 26.080 sec
.END
集成电路版图设计报告
集成电路幅员设计报告 一．设计目的： 1.通过本次试验，生疏 L-edit 软件的特点并把握使用 L-edit 软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简洁集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路幅员设计的λ准则以及各个图层的含义和设计规章； 3.把握数字电路的根本单元 CMOS 的幅员，并利用 CMOS 的幅员设计简洁的门电路，然后对其进展根本的 DRC 检查； 4.把握F = A • (B + C) 的掩模板设计与绘制。 二．设计原理： 1、幅员设计的目标： 幅员〔layout〕是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。幅员设计是创立工程制图〔网表〕的准确的物理描述过程，即定义各工艺层图形的外形、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节约面积，以提高集成度，降低本钱； ③ 尽可能缩短连线，以削减简单度，缩短延时，改善可能性。 2、幅员设计的内容： ①布局：安排各个晶体管、根本单元、简单单元在芯片上的位置。
②布线：设计走线，实现管间、门间、单元间的互连。 ③尺寸确定：确定晶体管尺寸〔W、L〕、互连尺寸〔连线宽度〕以及晶体管与互连之间的相对尺寸等。 ④幅员编辑〔Layout Editor 〕:规定各个工艺层上图形的外形、尺寸和位置。 ⑤布局布线〔Place and route 〕：给出幅员的整体规划和各图形间的连接。 ⑥幅员检查〔Layout Check 〕：设计规章检验〔DRC,Design Rule Check〕、电气规章检查〔ERC,Electrical Rule Check〕、幅员与电路图全都性检验〔LVS,Layout Versus Schematic 〕。 三．设计规章〔DesignRul e〕： 设计规章是设计人员与工艺人员之间的接口与“协议”，幅员设计必需无条件的听从的准则，可以极大地避开由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规章主要包括几何规章、电学规章以及走线规章。其中几何设计规章通常有两类： ① 微米准则：用微米表示幅员规章中诸如最小特征尺寸和最小允许间隔确实定尺寸。 ② λ准则：用单一参数λ表示幅员规章，全部的几何尺寸都与λ成线性比例。 设计规章分类如下： 1.拓扑设计规章〔确定值〕：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规章〔相对值〕：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ〔λ由 IC 制造厂供给，与具体的工艺类型有关，m、n、l、h 为比例因子，与图形类形有关〕。 ①宽度规章〔width rule 〕：宽度指封闭几何图形的内边之间的距离。
集成电路版图设计论文
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计复习doc资料
集成电路版图设计复 习
集成电路版图设计复习 1. 在P 型硅片上设计的nMOS 管可以分为n +层、 SiO 2层 、多晶硅层和金属层。 2. MOS 管元件参数中的C ox 是栅极单位面积所具有的 电容 。 3. SiO 2层在MOS 器件中作为MOS 器件的 绝缘栅介质 。 4. 在MOS 管版图设计中，W 是指源极/漏极沿栅极方向的长度，L 是指 栅极的宽度 。 5. 集成电路版图设计中的扩散电阻[]1R W L WT L N q R D n == μ，其中R []是由工艺所决定的 单位面积上的电阻 。 6. 20ln i D A T n N N V =ψ是PN 结的内部电位，是由于 载流子扩散 引起的电位。 7. 2)(2t i D ox n DD D d DD o V V R L W C V R I V V --=-=μ是共源极放大器输出电压的计算 公式，说明输出电压不仅与输入电压有关，还与 宽长比 和工艺有关。 8. 在单晶衬底上生长单晶材料的工艺叫做外延，生长有外延层的晶体片叫做 外延片 。是BJT 制造中经常使用的技术。 9. 版图设计软件一般提供三种基本的检查，DRC （设计规则检查）、ERC （电气规则检查）和LSV （版图与原理图对照检查）。 10. 在设计数字电路中二极管时，一般选择 C j =0.5C j 0 。 11. 集成电路设计流程包括系统设计、设计规范、电路设计、 （1） 四个阶段。(1) 版图设计 (2) 几何尺寸 (3) 工艺 (4) LSV 12. 不同的生产线提供不同的工艺保证，设计应当遵守工艺要求： （1） 要求、扩散要求、光刻条件要求、封装要求。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告 班级：微电子学1201班 姓名： 学号： 日期：2016年元月13日
一.实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二.实验内容 1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻 辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 2. 设计一个CMOS结构的二选一选择器。 （1）根据二选一选择器功能，分析其逻辑关系。 （2）根据其逻辑关系，构建CMOS结构的电路图。 （3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图。 三.实验原理 1. 反向提取给定电路模块 方法一:直接将版图整体提取（如下图）。其缺点：过程繁杂,所提取的电路不够直观,不易
很快分析出其电路原理及实现功能。 直接提取的整体电路结构图 方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。其优点：使电路结构更简洁 直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。 CMOS反相器模块CMOS反相器的symbol CMOS传输门模块 CMOS传输门的symbol
CMOS三态门模块 CMOS三态门的symbol CMOS与非门模块 CMOS与非门的symbol 各模块symbol按版图连接方式组合而成的整体电路 经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:
①当A=1，CP=0时，Q=D，Q—=D—； ②当A=1，CP=1时，Q、Q—保持； ③当A=0，Q=0，Q—=1。 2.CMOS结构的二选一选择器 二选一选择器（mux2）的电路如图所示，它的逻辑功能是： ①当sel=1时，选择输入A通过，Y=A； ②当sel=0时，选择输入B通过，Y=B。 二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。 CMOS结构的二选一选择器整体电路 按照层次化设计方法，mux2的版图层次如下图所示，有底层的PMOS管和NMOS管组成高一级的与非门和反相器，加上布局mux2的连接线，在组成顶级的mux2版图。 四.实验步骤 1.反向提取给定电路模块
集成电路版图布图注意要点
一、可能需要调整的参数，注意要在版图中加入DUMMY的元件，以备今后调整的需要。 二、可能需要测试的结点，要在合适的位置加入测试的PAD点。 三、先确定好端口名称和端口顺序，按合理PCB布图的需要，排好端口，定好封装。 四、依据确定的封装和端口顺序，理清模块内外的具有强干扰能力的结点和怕被干扰的结点； 布线时做好隔离和区别对待，一般用接地铝条夹道隔离或者改为上层金属跳线连接，减少与下层金属的并行长度，尽量加大与下层金属的间距，有交叉的点尽量做垂直交叉。 五、模块内N管和P管的沟道长度和宽度方向要一致，模块与模块之间也要保持方向一致。 六、OP内部的排布 1、内部要保证差分对管的XY方向的匹配或者叫交叉匹配； 2、电流镜要保证偏置支路和镜像支路的X方向匹配，左右两边做好DUMMY； 3、电流沉要保证偏置支路和镜像支路的X方向匹配，左右两边做好DUMMY； 4、电流镜和电流沉的元件要集中摆放； 5、N管和P管的沟道长度和宽度方向要一致； 6、OP的镜像电流要以电流线接入；禁止电压线接入； 7、输入和输出尽量按从左至右的原则，使输出端尽量远离输入端； 8、输入或输出要确定频率，是高频时，要做好夹道隔离或者跳线连接。 9、做沟道的POLY区域，禁止铝线跨过。 10、差分对管、电流镜、电流沉等需要匹配设计的部分要单独隔离，减少相互间的干扰。 七、需要精密匹配的电阻，要做好X方向的匹配，常用的是ABAB ABBA 等，左右两边要加 好DUMMY POLY做好边缘环境的匹配。 八、大模块的摆放，按分离安静程度不一的模块的原则，和贴近封装端口的原则来排布。较 安静易受干扰的模块要远离开关管、推动模块，逻辑处理模块和一些有强干扰特性的结点和连线。特性相同的模块要集中摆放。 九、地线处理要严格区分大电流功率地、模拟地、数字地；PAD处理上尽量分开设计，但最 好靠近摆放，方便封装邦线。 十、电源线、地线和开关使用的大电流线等，要依据电流大小推算确定线条宽度；原则上， 线条电流能力要大于有效值电流要求，接近峰值电流要求。 十一、衬底电位不同的高压P管要放置在不同的NWD中；衬底电位相同的高压P管可以共NWD以减小面积。漏电位相同的高压N管可以共NWD，否则必须单独使用NWD隔开。
集成电路版图设计
《集成电路版图设计》 课内实验 学院：信息学院 专业班级： 学号： 学生姓名： 指导教师：
模拟集成电路版图设计 集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。在版图的设计和学习中，我们一直会面临 匹配技术 降低寄生参数技术 熟悉电路作用（功能，频率） 电流密度的计算（大电流和小电流的电流路径以及电流流向） 等这些基本，它们也是最重要的问题。 版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键
的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。 模拟集成电路版图设计流程： 阅读研究报告 理解电路原理图 了解电路的作用 熟悉电流路径晶大小 知道匹配器件 明白电路中寄生，匹配，噪声的产生及解决方案 对版图模块进行平面布局 对整个版图进行平面布局 熟练运用cadence软件进行版图绘制 Esd的保护设计 进行drc与lvs检查 整理整个过程中的信息时刻做记录 注意在设计过程中的交流
集成电路与工艺版图设计
DC-DC 变换器中误差放大器AMP 模块版图设计 1 DC —DC 变换器中误差放大器AMP 模块电路 误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。误差放大器的电路结构如下： V I N R40 V1 DC = 3V R5 误差放大器的原理图如下： L = 2u 版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。版图设计是创造工程制图（网表）的精确的物理
描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： 1. 满足电路功能，性能指标，质量要求； 2. 尽可能节省面积，以提高集成度，降低成本； 3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 下面是我对误差放大器AMP模块版图设计及仿真的过程。 2DC—DC变换器中误差放大器AMP模块版图设计及仿真 ２.１版图设计的前仿真 ２.１.１替换及其他基本设置 此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。（设置替换路径为： C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit and LVS\Tech\Mosis\morbn12）
替换设置后，将设置-设计-technology下的technology to micro map 改为： 1 Lambda= microns。
２.１.２版图的基本绘制 下面为常用的CMOS工艺版图与工艺的关系： （1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底 （2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层 （3）．多晶硅：做硅栅和多晶硅连线。封闭图形处，保留多晶硅。 （4）．有源区注入：P+,N+区。做源漏及阱或衬底连接区的注入 （5）．接触孔：多晶硅，扩散区和金属线1接触端子。 （6）．金属线1：做金属连线，封闭图形处保留铝 （7）．通孔：两层金属连线之间连接的端子
集成电路版图设计实验心得
集成电路版图设计实验心得 实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。（2）特性曲线是一条垂直于管子轴线的一条曲线。在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大; 实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状
态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。（2）特性曲线是一条垂直于管子轴线的一条曲线。在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;当电压减小到某 一值后，电流突然减少，并且这个电流的值为管子特性曲线的斜率，但仍保持原来的电流值不变，在管子轴线上电流不再是一条直线，管子的阻抗发生了翻转，导致其电流迅速下降。因此称之为“雪崩”效应。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通 搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰
集成电路版图技巧总结
四．版图技巧Z 1．对敏感线的处理 对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2．匹配问题的解决 电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3．噪声问题的处理 噪声问题处理的最常用方法是在器件周围加保护环。 Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。 Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。 在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。 电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。 各种器件，包括管子，电容，电感，电阻都要接体电位。 如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4．版图对称性 当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。 常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA 的方式 如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
实验38 模拟集成电路的版图设计
实验38 模拟集成电路的版图设计 模拟集成电路设计是现代集成电路设计的重要组成部分。模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。 本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。 一、实验原理 1. 模拟集成电路版图中的器件与设计规则 在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。器件的定义存储在以.ext为后缀的器件萃取文件中。 在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。 =1.0μm部分设计规则 表38.1 P型衬底N阱CMOS工艺下， 182
在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC 检查不认为是一种设计规则错误，但在整个集成电路中将造成芯片面积的浪费，所以在布局基本图形时，充分考虑器件必要的几何尺寸的同时，应使用尽量小的基本图形尺寸。 2. 模拟集成电路版图图层定义 在Ledit软件环境中，P型衬底N阱CMOS 2P2M工艺条件下，模拟集成电路版图中除去与数字部分定义相同的基本层外，主要还定义有：一层多晶硅电阻识别标记（Poly Resistor ID）、二层多晶硅电阻识别标记（Poly2 Resistor ID）、N 型扩散电阻识别标记（N Diff Resistor ID）、P型扩散电阻识别标记（P Diff Resistor ID）、P型基区电阻识别标记（P Base Resistor ID）和N阱电阻识别标记（N Well Resistor ID）等电阻类基本层；一层多晶硅与二层多晶硅电容识别标记（Poly12 Capacitor ID）、NMOS电容识别标记（NMOS Capacitor ID）和PMOS电容识别标记（PMOS Capacitor ID）等电容类基本层；NPN晶体管识别标记（NPN ID）、P型基区识别标记（P Base）、横向PNP晶体管识别标记（LPNP ID）、横向PNP 晶体管发射极识别标记（LPNP Emitter ID）和二极管识别标记（DIODE ID）等有源器件类基本层。所有识别标记都是电路萃取标记。 使用上述模拟集成电路版图的基本层定义，可以用来制作MOS晶体管、双极晶体管、二极管、电阻和电容等器件。集成电路版图中的基本层就是相关工艺的光刻掩模。图38.1给出了NMOS、PMOS晶体管的纵向剖面结构。图中有源区的不同，充分地说明了N型和P型选择区是重要的有源区掺杂类型识别标记。图中是采用多支晶体管并联结构实现的较大宽长比晶体管。 图38.1 NMOS、PMOS晶体管的纵向剖面结构 图38.2绘出了NPN、PNP晶体管的纵向剖面结构。左侧NPN晶体管存在P 型基区，右侧PNP晶体管中没有类似结构，这正是纵向NPN晶体管与横向PNP 晶体管的一个重要差别。在CMOS工艺条件下，可以同时实现纵向NPN晶体管 183
集成电路版图设计的技巧分析
集成电路版图设计的技巧分析 摘要：集成电路产品只有拥有更小的尺寸和更好的良率才能在市场竞争中脱颖 而出，这就要求版图设计人员拥有更加专业的水平和更高的技能。基于此，本文 主要分析了集成电路版图设计的技巧。 关键词：集成电路；版图设计；布局；技巧 1集成电路版图设计的概述 在集成电路设计的过程中，版图设计是最后一个设计环节，起到一个收尾的作用，是在 前面系统设计、逻辑设计及电路设计的基础上所开展的。集成电路的版图设计包括很多方面，是将电路拓扑为电芯片的必要手段。因为之前的集成电路设计都是在图纸上完成的， 要想将这些设计应用在实际的集成电路芯片上，就必须要对其进行线路布局和版图设计。 2集成电路版图设计流程分析 2.1与电路设计者进行有效沟通 在版图设计开始之前，版图设计师需要跟电路设计师取得良好的沟通。需要了解他对于 工作进度的安排以及对版图面积的要求。知道哪些功能模块在电路中特别重要，哪些器件 需要进行高度的匹配以及哪些模块之间可以就近摆放或者需要进行相应的隔离处理。还包括 要了解电路中哪些是大电流的部分，需要多大的线宽等等一系列版图设计的细节。版图设计 师只有在设计的初始阶段尽可能多的了解和熟悉版图设计中的要点和值得注意的事项，才能 在整个芯片设计过程中更有针对性的进行优化。 2.2全局规划设计 全局规划设计环节决定着相关元件所处的位置和分布方式，一般来讲这一布局设计与已 经成型的电路图很相像，只需要按照每个模块的面积作出相应调整，使其以最紧凑的合理方 式结合在一起。另外，在全局设计中还要注意合理设计焊盘的分布，焊盘的布局原则是在 满足电路内部信号连接的基础上，尽可能减少使用面积和芯片成本。 2.3分层设计 分层设计是在全局规划的基础上，按照从大模块到小模块的设计顺序，将各种功能模块 的电路划分为一个个单元，然后合理的设计这些单元内部的子模块和器件。通过先完成底 层子模块级别的版图设计，再一层一层逐步往上，进一步整合完成最上层的整个集成电路 的版图设计。 2.4版图的验证2.4.1DRC 验证 DRC 是设计规则检查，根据工艺设计规则对版图进行检查，如果发现存在违反设计规则 的地方会在版图上标记，并显示错误的原因。此时，版图设计工程师就要根据提示做出相 应的更改，直到没有DRC 报错为止。在版图设计的最初阶段就要对每个模块进行DRC 验证，以确保每个底层的模块都是符合设计规则的。否则如果等到最上层布局布线完成后，才发现 模块内部有大量的DRC 错误就会很难修改，有的甚至会影响到整个项目的进度。 2.4.2ANT 检查
《集成电路版图设计》课程教学大纲
《集成电路版图设计》课程教学大纲 课程名称：集成电路版图设计课程代码： 英文名称：IC Layout Design 课程性质：专业课学分/学时：3/54 开课学期：春季 适用专业：微电子学、电子科学与技术 先修课程： 后续课程： 开课单位：课程负责人： 大纲执笔人：大纲审核人： 一、课程性质和教学目标（在人才培养中的地位与性质及主要内容，指明 学生需掌握知识与能力及其应达到的水平） 课程性质：简单介绍课程，说明本课程在专业培养中的地位和作用，下面给出一个例子供参考。 课程性质：集成电路版图设计是微电子学和电子科学与技术专业必修课程，同时也是专业主干课程。本课程旨在让学生初步掌握集成电路版图设计的原理、方法并进行实践。 教学目标：说明本课程的主要内容，以及课程教学应达到的目标，下面给出一个例子供参考。教学目标：本课程讲授集成电路版图设计涉及的流程、设计方法和优化方法，并基于CMOS 工艺讲授集成电路版图设计。 本课程的具体教学目标如下： 1、了解集成电路设计流程，掌握版图设计流程； 2、掌握集成电路版图设计和优化方法； 3、能利用Cadence仿真软件，基于CMOS工艺，完成集成电路的版图设计； 4、能利用Cadence仿真软件，基于CMOS工艺，完成集成电路的版图优化； 5、正确认识集成电路版图设计的重要意义、发展规律和未来发展趋势。 二、课程目标与毕业要求的对应关系（明确本课程知识与能力重点 符合标准哪几条毕业要求指标点）
三、课程教学内容及学时分配（含课程教学、自学、作业、讨论等内 容和要求，指明重点内容和难点内容）（重点内容：★；难点内容：∆） 1、课程介绍和集成电路版图设计导论（3课时）（支撑课程目标1、5） 1.1本课程的教学内容、结构和考核等 1.2集成电路版图设计的重要性★ 1.3集成电路设计流程 1.4集成电路版图设计的流程★ 1.5集成电路版图设计的发展规律和未来趋势 2、Cadence Virtuoso 应用（3课时）（支撑课程目标 3、4） 2.1环境配置与启动方式 2.2 界面介绍 2.3基本操作介绍 3、集成电路原理图设计（6课时）（支撑课程目标2、3、4） 3.1 原理图设计基本操作介绍 3.2 电路器件调用与修改参数 3.3 电路连线与端口设计 3.4 电路设计模块化 4、集成电路前仿真（12课时）（支撑课程目标3、4） 4.1仿真环境搭建 4.2 直流仿真 4.3 瞬态仿真 4.4 电路设计与调试★∆ 5、集成电路版图设计基础（9课时）（支撑课程目标2、3、4） 5.1 版图设计基本操作介绍
集成电路的设计工艺
集成电路的设计工艺 随着科技的不断进步，集成电路技术在现代社会中扮演着重要的角色。集成电路的设计工艺对电子产品的性能和功能起着至关重要的作用。本文将探讨集成电路的设计工艺以及其在现代社会中的应用。 一、集成电路的概述 集成电路是一种将多个电子器件集成到单个芯片上的技术。它将晶 体管、电容、电感等元件集成在一起，通过互连线路实现不同电路之 间的连接。集成电路的设计工艺分为几个主要步骤，包括电路设计、 版图设计、工艺制程和芯片制造。 二、电路设计 电路设计是集成电路设计工艺的第一步。在电路设计中，设计师通 过使用特定的设计软件来创建数字或模拟电路，并优化电路的性能和 功耗。设计师需要考虑电路的布局、电源和地线的布线以及信号的传 输延迟等因素。通过使用模拟和数字电路设计技术，设计师能够开发 出高性能和高稳定性的电路。 三、版图设计 版图设计是将电路设计转化为真实物理结构的过程。在版图设计中，设计师需要将电路中的每个元件放置在芯片上的特定位置，并确定互 连线路的路径。设计师还需要考虑布线的宽度、间距和层次等因素， 以确保电路的可靠性和可制造性。
四、工艺制程 工艺制程是指在芯片制造过程中用于实现电路设计的一系列步骤。工艺制程包括光刻、薄膜沉积、离子注入等步骤。在光刻过程中，使用光刻胶和光刻机将电路的版图模式转移到硅片上。薄膜沉积过程用于在芯片表面形成不同材料层，如金属层和绝缘层。离子注入则用于改变芯片材料的导电性能。 五、芯片制造 在经过工艺制程后，芯片进入芯片制造的阶段。芯片制造是将芯片结构转移到芯片基板上的过程。制造过程包括薄膜沉积、光刻和蚀刻等工艺步骤。薄膜沉积用于在芯片基板上形成不同层次的材料，光刻和蚀刻则用于形成电路的结构。 六、集成电路的应用 集成电路在现代社会中得到广泛应用。它们被用于计算机、手机、汽车电子、医疗设备等各个领域。集成电路的设计工艺直接影响着电子产品的性能和功能。高性能的集成电路能够提供更好的处理速度、功耗效率以及可靠性。通过不断改进集成电路设计工艺，我们能够开发出更小、更快、更强大的电子产品。 七、发展趋势 随着科技的不断进步，集成电路设计工艺也在不断发展。近年来的趋势包括更小的芯片尺寸、更高的工作频率以及更低的功耗。此外，
《集成电路版图设计》课程教学改革探索
《集成电路版图设计》课程教学改革探索 作者：向静徐勇刚任晓霞 来源：《知识文库》2020年第11期 1 引言 《集成电路版图设计》课程是微电子科学与工程专业的专业技术课，本课程是集成电路设计、工艺中必不可少的环节。基于重庆文理学院电子电气工程学院微电子科学与工程专业具体情况，本文指出该课程的教学内容、教学设置等方面存在的问题。结合以本为本的教学理念和现代化的教学手段，对本课程进行了整体性改革探索，旨在培养适合集成电路行业需求的人才。 5G时代的来领，对集成电路的集成度、精细度方面提出了更高的要求。芯片尺寸朝着不断缩小的方向发展，也就意味着集成电路版图设计的面积更小。集成电路设版图计是连接集成电路设计与集成电路工艺制作的桥梁，包括整个集成电路中的逻辑信息和连接关系，为芯片工艺制作提供数据、图片信息。版图设计结果直接影响器件的性能和制作成本，是集成电路领域中不可缺少的一部分。集成电路设计版图设计使用的软件包括Cadence、Synopsis、Tanner等等。本课程基于CMOS器件工艺，依靠Tanner系列软件（L-edit、S-edit、W-edit、T-Spice），旨在让学生应掌握CMOS技术的相关概念和CMOS器件与物理层的对应关系，以及CMOS器件的版图设计流程和基本逻辑电路的版图和电路图的对应形式。 2 《集成电路版图设计》课程现状和存在的问题 2.1 学生缺乏积极性 本专业学生的高考分数主要为重庆市低于一本分数线10分左右。部分学生来自于一般高中的中上等学习水平学生，部分学生来自于重点高校的中下等学习能力的学生。一方面，整体上本专业学生学习能力中等偏下，部分同学学习目标不清晰，缺乏对本专业的认识，不了解《集成电路版图设计》课程在本专业中的重要性。另一方面，本专业在学院不属于优势学科，该专业的教育资源较少，导致学生对本专业前景不明朗。综上所述，学生的学习缺乏积极性，导致教学效果不佳。 2.2 课程与其他课程的交叉知识较多 《集成电路版图设计》中涉及到《集成电路设计》、《集成电路工艺》、《基本逻辑门》、《模拟电路基础》、《集成电路CAD》等课程的知识。在授课期间，对许多已学过的知识点不讲解，课程连续性较弱，教师难以把握学生的真实知识掌握情况;知识点讲解，占有
《集成电路版图设计》课程标准(高职)
《集成电路版图设计》课程标准 1.学分：4 学分课程性质 《集成电路版图设计》是版图设计工程师职业岗位分析的基础上而设置，在集成电路产业中具有重要地位。该课程主要学习集成电路及版图设计概念、方法与工具、集成电路设计软件的基本操作、常见元器件的版图设计及验证。 2.课程任务 使学生具备集成电路版图基本设计的能力，了解版图设计及验证的基本流程方法，能够适应版图辅助设计工程师的岗位需求。 3.课程要求 结合本课程的特点，逐步培养学生观察分析问题能力，以及环保、成本、产品质量、团队合作等意识。 二、教学目标 1.知识目标 （1）培养学生谦虚、好学的能力； （2）培养学生勤于思考、做事认真的良好作风； （3）培养学生自学能力 （4）培养学生良好的职业道德。 2.能力目标 （1）培养学生的沟通能力及团队协作精神； （2）培养学生分析问题、解决问题的能力； （3）培养学生勇于创新、敬业乐业的工作作风； （4）培养学生的质量意识、安全意识。3. 素质目标 （1）集成电路及版图设计概念； （2）能识读常见集成电路元器件的版图； （3）能识读常见集成电路的整体版图； （4）能识读典型集成电路制造工艺剖面图；
（5）会运用典型集成电路工艺的主要设计规则； （6）能正确设置逻辑设计库和版图设计库； （7）能利用集成电路逻辑设计工具在逻辑设计库中进行简单逻辑图的绘制； （8）能在版图输入过程中正确调用工艺库中的各种元器件的版图。 三、与前后课程的联系 1.与前续课程的联系 本课程的前序课程主要是《模拟电子技术》、《电子产品制图与制板》、《半导体制造工艺》等课程。通过这些课程的学习，学生已经具备开始学习版图设计的基础。 2.与后继课程的关系 学习本课程后，为参加1+X 集成电路开发与测试职业技能等级考证提供基础支撑，为参加工作从事集成电路版图设计工程师及其他集成电路行业工作岗位打下基础。 四、教学内容与学时分配 表1 课程项目结构与学时分配表
IC工艺和版图设计习题集部分有答案
IC工艺及版图设计分类习题 Ⅰ填空题 1. 有一种称为0.13um 2P5M CMOS 单阱工艺, 它的特征线宽为 0.13um ，互连层共有 7层， 其电路类型为 CMOS 。 2. 某种工艺称为0.35um Mixed Signal 2P4M Polycide 3.3VProcess，请判断其特征尺寸为 0.35um ，互连层共有 6 层，适合（适合或不适合）于设计模拟电路。 3. 请根据实际的制造过程排列如下各选项的顺序： a. 生成多晶硅 b. 确定阱的位置和大小 c. 定义扩散区，生成源漏区 d. 确定有源区的位置和大小 e. 确定接触孔位置 正确的顺序为： bdace 。 4. N 阱 CMOS 工艺中，之所以要将衬底接 GND 、阱接到电源上，是因为阱和衬底构成的pn节反偏。 5. 版图验证主要包括三方面： LVS ， DRC ， ERC ; 完成该功能的 Cadence 工具主要有（列举出两个）：DIV A ，DRACULA 。 6. 芯片使用0.01 cmΩi P 型衬底顶部的8um 厚的10 cmΩi P 型外延层制作，计算从芯片抽取 25mA 电流需要 6.67×104 um2衬底接触面积。假设最大允许的衬底去偏置为0.3V。 7.某种铜铝合金可以安全工作于5×1 05 A/ cm2的电流密度下。如果金属层厚度为8000A o， 则10um 宽的金属连线能承受 40 mA 的电流；当通过氧化台阶时，金属层厚度减小 了50%，则该10um 宽的金属连线能承受 20 mA 电流。 8. CMOS 工艺中集成电路中的电阻主要有__电阻，扩散电阻，poly电阻_三种。 9.CMOS 工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。假设使用1um 的线宽来绘制电阻，电阻容差 25% 。使用2um 的线宽来绘制电阻，电阻容差 22.5% 。 Ⅱ选择题 1. NMOS 器件的衬底是（B ）型半导体。 A、N 型 B、P 型 C、本征型 D、耗尽型 2. N 型半导体材料的迁移率比P 型半导体材料的迁移率（C ）。 A、相等 B、小 C、大 3. 在0.13um 集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD ） A、铜具有更高的导电率； B、铜具有更低的导电率； C、铜更容易刻蚀加工； D、铜具有更好的抵抗电迁移的能力。 4. 在ICFB 中完成一个完整的集成电路版图绘制，下列哪些文件是必需的 ( ABCD ) A. Technology 文件 B. DRC 文件 C. LVS 文件 D. Display 文件 5. DRACULA 做layout 的DRC 检查后，应该打开那个文件来看错误信息？（C ） A 后缀名为drc 的文件。 B 后缀名为lvs 的文件。 C 后缀名为sum 的文件。 D 后缀名为com 的文件。 6. DRACULA 做layout 的LVS 检查后，应该打开那个文件来看错误信息？。（ B ） A 后缀名为drc 的文件。 B 后缀名为lvs 的文件。 C 后缀名为sum 的文件。 D 后缀名为com 的文件。 7. 在layout 中给金属线加线名标注，即用lable 按schematic 的Pin 的要求对所要标注的金属
IC工艺及版图设计课程设计
华侨大学电子工程系 集成电路工艺及版图设计 课程设计报告 设计课题: 姓名: Ma Jialu 马佳路 专业: 10集成 学号: 22 日期 2012 年12月 29 日——2012 年12月30日指导教师:黄伟伟 华侨大学厦门专用集成电路与系统重点实验室 -2012-
目录 1．设计的任务与要求 (1) (1) (5) 模块1电路原理图 (6) 利用棍棒图对模块1电路进行预布图 (6) 模块1实际版图 (6) 模块2电路原理图 (6) 利用棍棒图对模块2电路进行预布图 (6) 模块2实际版图 (6) 模块3电路原理图 (6) 利用棍棒图对模块3电路进行预布图 (6) 模块3实际版图 (6) (10) 整体电路版图布局方案 (6) 整体电路版图布局 (6) D R C验证结果 (6) L V S验证结果 (6) (15)
一．设计任务与要求： 设计任务： 本实验的任务为设计一个电压源电路的版图 设计要求： 3.基于CSMC DPTM工艺完成模块电路版图设计 4.基于CSMC DPTM工艺完成整体电路版图设计并完成DRC/LVS验证二．电路原理图与电路模块划分： 整体电路图如以下图所示：由一个OSCRING电路与CHOPOP电路,开关电路电阻阵列和BJT阵列五个模块组成。 本电路要紧需要完成以下4部份版图设计 ①CHOPOP版图 ②OSCRING版图 ③19：19：2的比例电阻阵列 ④10：1的比例BJT
三．模块电路版图设计： CHOPOP电路原理图 组成说明Dummy 备注 1 开关电路4个NMOS 否低度匹配 2 电流镜1：2：2 PMOS偏置电流镜否低度匹配 3 输入对管3：3 PMOS输入对管否共质心匹配 4 输入对管2：2 NMOS输入对管否共质心匹配 5 电阻rhr1k 否 6 电容面积 7 其他 的棍棒图预布图 ⑴3：3 PMOS输入对管 ⑵1：2：2 PMOS偏置电流镜