异步电路
第六章时序逻辑电路
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少 应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
数字电路
数字电路 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区别.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，
时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路
第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有
关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程
电子技术——几种常用的时序逻辑电路习题及答案
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
同步复位和异步复位比较
同步复位sync 异步复位async 特点复位信号只有在时钟上升沿到 来时才能有效。 无论时钟沿是否到来，只要复位 信号有效，就进行复位。 Verilog描述always@(posedge CLK)always@(posedge CLK , negedge Rst_n) 优点1）利于仿真器仿真。 2）因为只有在时钟有效电平到 来时才有效，所以可以滤除高于 时钟频率的毛刺。 3）可以使所设计的系统成为 100%的同步时序电路，有利于时 序分析。 1）设计相对简单。 2）因为大多数目标器件库的dff 都有异步复位端口，因此采用异 步复位可以节省资源。 3）异步复位信号识别方便，而 且可以很方便的使用FPGA的全 局复位端口GSR。 缺点1）复位信号的有效时长必须大 于时钟周期，才能真正被系统识 别并完成复位任务。同时还要考 虑，诸如：clk skew,组合逻辑 路径延时,复位延时等因素。 2）由于大多数的逻辑器件的目 标库内的DFF都只有异步复位端 口，所以，倘若采用同步复位的 话，综合器就会在寄存器的数据 输入端口插入组合逻辑，这样就 会耗费较多的逻辑资源。 1）复位信号容易受到毛刺的影 响。 2）在复位信号释放(release)的 时候容易出现问题。具体就是 说：若复位释放刚好在时钟有效 沿附近时，很容易使寄存器输出 出现亚稳态，从而导致亚稳态。 总结推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。 2：推荐的复位方式 所谓推荐的复位方式就是上文中所说的：“异步复位，同步释放”。这就结合了双方面的 优点，很好的克服了异步复位的缺点（因为异步复位的问题主要出现在复位信号释放的时候，具体原因可见上文）。 其实做起来也并不难，我推荐一种我经常使用的方式吧：那就是在异步复位键后加上一 个所谓的“reset synchronizer”,这样就可以使异步复位信号同步化，然后，再用经过处理的 复位信号去作用系统，就可以保证比较稳定了。reset sychronizer的Verilog代码如下：module Reset_Synchronizer (output reg rst_n, input clk, asyncrst_n); reg rff1; always @ (posedge clk , negedge asyncrst_n) begin if (!asyncrst_n) {rst_n,rff1} <= 2'b0; else {rst_n,rff1} <= {rff1,1'b1}; end endmodule 大家可以看到，这就是一个dff，异步复位信号直接接在它的异步复位端口上（低电平 有效），然后数据输入端rff1一直为高电平…1?。倘若异步复位信号有效的话，触发器就会复位，输出为低，从而复位后继系统。但是，又由于这属于时钟沿触发，当复位信号释放时，
时序逻辑电路练习题90281
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
数字电路基础问答题总结资料
数字电路基础问答题 总结
数字电路基础问答题总结 1.什么是同步逻辑和异步逻辑？同步电路和异步电路的区别是什 么？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。 2.什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极或者集电极开路），由于不用OC门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 3.什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 4.你知道哪些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 常用逻辑电平：12V，5V，3.3V； TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS 则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 5.如何解决亚稳态
异步时序逻辑电路分析方法案例说明
异步时序逻辑电路分析方法案例说明 下图8.41为一multisim 的仿真的异步时序逻辑电路，试调试电路，分析该电路的功能。 图8.41 异步时序逻辑电路 由图8.41可知，FF1的时钟信号输入端是由FF0的输出相连，所以该电路为异步时序 逻辑电路。具体分析方法如下： 1.写方程式 时钟方程：FF 0和FF 2由CP 的下降沿触发，CP CP CP ==20。 FF 1由Q 0的输出的下降沿触发，01Q CP = 输出方程：n Q Y 2= 驱动方程：1,020==K Q J n ；1,111==K J ;1,2012==K Q Q J n n 状态方程： n n n n n Q Q Q K Q J Q 02000010=+=+,CP 下降沿有效； n n n n Q Q K Q J Q 1111111=+=+，Q0下降沿有效； n n n n n n Q Q Q Q K Q J Q 201222212=+=+，CP 下降沿有效 2.列状态转换真值表 上述状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。设现态 为000012=n n n Q Q Q ，代入状态方程，可得表8.8所示的状态转换真值表。下面对表8.9做简单说明：表中第一行取值，在现态000012=n n n Q Q Q 时，先计算Q 2和Q 0的次态为 011012=++n n Q Q ，由于CP1=Q0，其由0跃变1为正跃变（上升沿），故FF1保持0态不变，
这时0011 1112=+++n n n Q Q Q 。表中第二行取值，在现态为001012=n n n Q Q Q 时，得 001012=++n n Q Q ，故此时CP 1=Q 0，信号由1变成0，为负跃变（下降沿），使FF 1由0态翻 转为1态，这时0101 1112=+++n n n Q Q Q 。其余以此类推。 3.逻辑功能说明 有表8.9可知，在输入第5个计数脉冲时，返回初始000状态，同时Y 输出一个负跃变 信号，因此该电路为异步五进制计数器。 4.状态转换图和时序图 如下图8.42所示。 Q 2Q 1Q 0 /Y CP Q 0 Q 1Q 2 (a)状态转换图 (b)时序图 图8.42 状态转换图和时序图
第六章 异步 时序逻辑电路 教案
第 6 章 异步时序逻辑电路 异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变 化直接作用的结果。 根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑 电路和电平异步时序逻辑电路两种类型。 两类电路均有 Mealy 型和 Moore 型两种结构模型。 6.1 脉冲异步时序逻辑电路 6.1.1 概述 一、结 构 脉冲异步时序电路的一般结构如下图所示。 图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。 二、输入信号的形式与约束 1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转; 3.输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才 能到来; 4.不允许两个或两个以上输入端同时出现脉冲。对 n 个输入端的电路，其一位输入 只允许出现 n+1 种取值组合，其中有效输入种取值组合为 n 种。 三、输出信号的形式 脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号。 6.1.2 脉冲异步时序逻辑电路的分析 一、分析方法与步骤 1. 分析方法
脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。 注意两点： ⑴当存储元件采用时钟控制触发器时， 对触发器的时钟控制端应作为激励函数处理。 仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器 状态不变。 ⑵根据对输入的约束，分析时可以排除两个或两个以上输入端同时出现脉冲以及输 入端无脉冲出现情况，从而使图、表简化。 2. 分析步骤 (1) 写出电路的输出函数和激励函数表达式； (2) 列出电路次态真值表或次态方程组； (3) 作出状态表和状态图； (4) 用文字描述电路的逻辑功能（必要时画出时间图）。 二、 分析举例 例分析下图所示脉冲异步时序逻辑电路，指出该电路功能。 & 解:该电路由两个 J-K 触发器和一个与门组成，有一个输入端 x 和一个输出端 Z，输 出是输入和状态的函数，属于Mealy型脉冲异步时序电路。 ⑴ 写出输出函数和激励函数表达式 Z = xy2y1 J2 = K2 =1 ； C2 = y1 J1 = K1 =1 ； C1 = x ⑵ 列出电路次态真值表 J-K 触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端 C1、C2 何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟端有“↓” 出 现时，相应触发器状态才能发生变化，否则状态不变。
数字电路基础问答题总结
数字电路基础问答题总结 1.什么是同步逻辑和异步逻辑？同步电路和异步电路的区别是什 么？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。 2.什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极或者集电极开路），由于不用OC门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 3.什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 4.你知道哪些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 常用逻辑电平：12V，5V，3.3V； TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V 的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 5.如何解决亚稳态 亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进
数字电路常见问题
标题：数字电路常见问题 1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。v异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 3、什么是Setup 和Holdup时间,setup和holdup时间区别. Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 stability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 4、什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 5、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V 之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL 接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;V oh>=0.9VDD,Vol<=0.1VDD. TTL的为:Vih>=2.0v,Vil<=0.8v;V oh>=2.4v,V ol<=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.
同步电路和异步电路的区别_
同步电路和异步电路的区别
1、同步电路和异步电路的区别是什么？（仕兰 微电子） 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。 在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步
逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
数字电路一些问答
数字电路一些问答 1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？同步 逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使 其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊 的开始和完成信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、 低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年 来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4 处理器设计，也开始采用异步电路设计。v 异步电路主要是组合逻辑电路，用于产生地 址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信 号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电 路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格 的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变 化都是在时钟的上升沿(或下降沿)完成的。2、什么是线与逻辑，要实现它， 在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的 功能。在硬件上，要用oc 门来实现（漏极或者集电极开路），由于不用oc 门可 能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或 则是下拉电阻）3、什么是Setup 和Holdup 时间,setup 和holdup 时间区别. Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提 前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T 就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升
实验二时序电路的设计及显示
实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型：
count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1);
时序逻辑电路设计
时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能
74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程；
实验五 时序逻辑电路实验报告
实验五时序逻辑电路(计数器与寄存器)-实验报告 一、实验目的 1.掌握同步计数器设计方法与测试方法。 2.掌握常用中规模集成计数器的逻辑功能与使用方法。 二、实验设备 设备:THHD-2型数字电子计数实验箱、示波器、信号源 器件:74LS163、74LS00、74LS20等。 三、实验原理与实验电路 1.计数器 计数器不仅可用来计数,也可用于分频、定时与数字运算。在实际工程应用中,一般很少使用小规模的触发器组成计数器,而就是直接选用中规模集成计数器。 2.(1) 四位二进制(十六进制)计数器74LS161(74LS163) 74LSl61就是同步置数、异步清零的4位二进制加法计数器,其功能表见表5、1。 74LSl63就是同步置数、同步清零的4位二进制加法计数器。除清零为同步外,其她功能与74LSl61相同。二者的外部引脚图也相同,如图5、1所示。 表5、1 74LSl61(74LS163)的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××() ××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3.集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类,第一类就是由触发器构成的简单计数器。第二类就是由集成二进制计数器构成计数器。第三类就是由移位寄存器构成的移位寄存型计数器。第一类,可利用时序逻辑电路的设计方法步骤进行设计。第二类,当计数器的模M较小时用一片集成计数器即可以实现,当M较大时,可通过多片计数器级联实现。两种实现方法:反馈置数法与反馈清零法。第三类,就是由移位寄存器构成的移位寄存型计数器。 4.实验电路: 十进制计数器 同步清零法 同步置数法
数字电路基础问答题总结
数字电路基础问答题总结 1、什么是同步逻辑和异步逻辑？同步电路和异步电路的区别是什么？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。 2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬
件上，要用OC门来实现（漏极或者集电极开路），由于不用OC 门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 3、什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 4、你知道哪些常用逻辑电平？TTL与COMS电平可以直接互连吗？常用逻辑电平：12V，5V， 3、3V；TTL和CMOS不可以直接互连，由于TTL是在0、3- 3、6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 5、如何解决亚稳态亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法：1) 降低系统时钟2)
实验二 时序逻辑电路的设计
实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221 -≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。
异步时序逻辑电路分析
7．2．2异步时序逻辑电路的分析方法 异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。 在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。 分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。 ①写方程式： 时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。 ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。 输出方程： 驱动方程：
状态方程： ②列状态转换真值表： 状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效 的。 设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表： 现态次态 输 出 时钟脉冲 Y C P2 C P1 C P0 0000010 0010100 0100110 0111000 1000001 表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时 ＝001。表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。其余依此类推。 ③逻辑功能说明： 由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。 ④状态转换图和时序图。