明德扬-基于FPGA的插值滤波器设计
插值滤波器设计
1项目背景
1.1多采样率数字滤波器
多采样率就是有多个采样率的意思。前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号。
按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f 1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换
但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。
1.2抽取
先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素
下面来具体来介绍
图561
如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8Khz，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。
图562
上面是采样频率为8K的数字信号频域图，现在我要对这个数字信号进行时域抽取，从而来降低信号的采样率，我们知道，一旦我们对数字信号进行时域抽取，那么采样率下降，而采样率就是数字信号频域的波形周期，那么也就是周期下降，所以，我们对信号进行抽取要有个度，要在满足抽样定理的条件下对信号进行抽取，否则就会发生频谱混叠。
上图就是对信号进行了1/5倍的F1采样频率抽取，可见，由于发生了频谱混叠现象，因为1/5倍的F1是1600hz，而信号的频带是1000hz，不满足抽样定理，导致发生了频谱混叠，所以，为了避免发生这种情况，除了要满足抽样定理之外，即抽样倍数不能太高，我们还需要把信号的频带设置在F1/2以下，才能确保信号不发生频谱混叠，因此，我们需要在抽取之前加一个低通滤波器，书上叫做抗混叠低通滤波器，用来限制信号的频带，然后再进行抽取，这样的话我们来算一下
低通滤波器的截止频率就是1/2倍的经抽取后的采样速率，即fc=1/2*（F1/M），M是抽取倍数。而1/2*F1对应的数域频率是π，因此我们得出，
抗混叠低通滤波器的截止频率是π/M
1.3内插
抽取的过程是降低采样率的过程，那么插值的过程当然就是提高采样率的过程。大体的思路可以这么理解，我们将经f1抽样下得到的数字信号的每两个点之间进行插值，插入的值是0，插值之后，信号在单位时间内的采样点数增多，当然也就是采样速率的提升，采样速率提升后我们知道，那么信号的频谱的周期就会增加
图563
需要注意的一点就是，插值前后，我们只是在时域信号中间插入了D-1个零值，仅仅是改变了采样率，并没有改变信号的信息，因此，在频域，信号频谱的形状是不会改变的，改变的仅仅是周期，如上图，F1是插值之前信号的周期，插值之后，信号频谱的形状不变，周期成了F1*D，D是插值倍数。如果我们直接用F1*D倍的采样率采信号，得到的频谱会发现，就不会有中间两个波形，因此，这两个波形是多余的，书上叫做是镜像频谱。既然是多余的，我们就可以将它用一个低通滤波器滤掉，这样的低通滤波器，就叫做镜像低通滤波器。这样我们来计算一下镜像低通滤波器的截止频率
图564
根据上面这张图我们可以求出镜像低通滤波器的截止频率，可以看到，fc=1/2*F1,这里我们假设，内插之后的采样频率为F2=F1*D，那么，fc=1/2*(F2/D)，而1/2*F2对应的是π，注意，这里是1/2*F2对应π，不是1/2*F1了，因为这已经是插值之后采样率增加之后的频谱了，所以我们得出：
镜像低通滤波器的截止频率为：π/D
2设计目标
本次案例将使用到采样率大于100M的双通道的示波器。将示波器的两个通道，分别与FPGA 的DA通道1和DA通道2相连，观察两路DA的输出。其连接示意如下图所示。
图565
本案例是FPGA内部产生正弦信号，这个正弦信号一路输出给DA通道A，另一路经过插值滤波器后，输出给DA通道B。
图566
正弦信号产生电路产生频率为62.5KHz的正弦信号，该正弦信号由8个点组成。
插值滤波器是4倍的插值，也就是说进来是8个点的正弦波，输出将是32个的正弦波。
仿真效果，上面的波形为插值前，下面的为插值后可以明显看出下面的波形更为圆滑。
图567
下面是示波器的显示效果
图568
上面黄色是通道1输出的信号，下面蓝色是通道2的输出信号。
3设计实现
3.1顶层信号
新建目录：D:\mdy_book\cic_prj。在该目录中，新建一个名为cic_prj.v的文件，并用GVIM打开，开始编写代码。
我们要实现的功能，概括起来就是FPGA产生控制AD9709，让其中的通道A未滤波的正弦信号，让通道B输出滤波后的正弦信号。为了控制AD9709的工作模式，就要控制AD9709的MODE、SLEEP管脚；为了控制通道A，就需要控制AD9729的CLK1、WRT1、DB7~0P1管脚；为了控制通道B，就需要控制AD9729的CLK2、WRT2、DB7~0P2管脚。根据设计目标的要求，整个工程需要以下信号：
1.使用clk连接到晶振，表示50M时钟的输入。
2.使用rst_n连接到按键，表示复位信号。
3.使用dac_mode信号连接到AD9709的MODE管脚，用来控制其工作模式。
4.使用dac_sleep信号连接到AD9709的SLEEP管脚，用来控制其睡眠模式。
5.使用dac_clka信号连接到AD9709的CLK1管脚，用来控制通道A的时钟。
6.使用dac_wra信号连接到AD9709的WRT1管脚，用来控制通道A的写使能。
7.使用8位信号dac_da连接到AD9709的DB7~0P1管脚，用来控制通道A的写数据。
8.使用dac_clkb号连接到AD9709的CLK2脚，用来控制通道B时钟。
9.使用dac_wrb 号连接到AD9709的WRT2脚，用来控制通道B 使能。
10.使用8位信号dac_db 接到AD9709的DB7~0P2脚，用来控制通道B 写数据。
综上所述，我们这个工程需要10个信号，时钟clk ，复位rst_n ，dac_mode 、dac_sleep 、dac _clka 、dac_wra 、dac_da 、dac_clkb 、dac_wrb 和dac_db 信号，其中dac_da 和dac_db 是8位信号，其他都是1位信号。下面表格表示了硬件电路图的连接关系。器件AD9709管脚原理图信号FPGA 管脚FPGA 工程信号U8
MODE DAC_MODE Y4dac_mode SLEEP DAC_SLEEP H2dac_sleep CLK1DA_CLKA R2dac_clka WRT1DA_WRA U1dac_wra DB7P1DAC_DA7AA1dac_da[7]DB6P1DAC_DA6Y2dac_da[6]DB5P1DAC_DA5Y1
dac_da[5]DB4P1DAC_DA4W2dac_da[4]DB3P1DAC_DA3W1dac_da[3]DB2P1DAC_DA2V2dac_da[2]DB1P1DAC_DA1V1dac_da[1]DB0P1DAC_DA0U2dac_da[0]CLK2DA_CLKB R1dac_clkb WRT2DA_WRB P2dac_wrb DB7P2DAC_DB7P1dac_db[7]DB6P2DAC_DB6N2dac_db[6]DB5P2DAC_DB5N1dac_db[5]DB4P2DAC_DB4M2dac_db[4]DB3P2DAC_DB3M1dac_db[3]DB2P2DAC_DB2J1dac_db[2]DB1P2DAC_DB1J2dac_db[1]DB0P2
DAC_DB0H1dac_db[0]X1SYS_CLK G1clk K1
SYS_RST
AB12
rst_n
将module 的名称定义为cic_prj ，代码如下：
其中clk 、rst_n 是1位的输入信号，dac_da 和dac_db 是8位的输出信号，dac_mode ，dac_c lka ，dac_wra ，dac_sleep ，dac_clkb ，dac_wrb 是一位输出信号。
3.2正弦信号设计
假设产生的正弦信号命名为sin_data 信号。sin_data 一共有8个值，是从一个正弦信号中，按(2*pi/8)的间隔采样到的，可列出下表。
采样点i sin_data （16进制）
采样点i sin_data （16进制）
采样点i sin_data （16进制）
采样点i sin_data （16进制）
07F 2FE 47D 611
DA
3
D8
5
23
7
2A
很自然地定义一个7位的选择信号addr 。我们只要控制好
addr ，就能方便得到sin_data 。因此可以写出下面代码。
接下来是设计信号addr。
addr是用来控制选择数据的地址，通过控制addr的增加值，就能产生所需要的正弦波。
本案例要求产生62.5KHz的正弦信号。该正弦信号的周期是16000ns。本工程的工作时钟是20 ns，也就是16000/20=800个时钟输出一个正弦信号，也就是800个时钟将上表的8个值输出一遍，即每100个时钟输出addr加1。
每100个时钟输出一个值，那意味着我们需要一个计数器cnt0，该计数器用来对这100进行计数。计数器的加1条件是“1”，结束条件是“数到100个”。因此可写出cnt0的代码。
每100个时钟后，addr就加1。说明这个addr也是一个计数器，该计数器的加1条件是“数到
3.3CIC滤波器设计
3.3.1新建FPGA工程
图569
1.)打开quartus，点击File在File菜单中选择New Project Wizard....。
2.弹出Introduction界面选择Next。
图571
(3)设置工程目录，工程名，顶层模块名
工程目录设置为：D:\mdy_book\cic_prj
工程名：cic_prj
顶层模块名：cic_prj
填写完毕后，点击next之后进入下一界面。
工程类型界面，Project Type选择Empty project，选择空白工程。点Next进入下一个界面。
（3.）在文件添加界面，不选择任何文件。点击Next，进入下一个界面。
图574
4.)器件选择界面。在Device family这一项之中选择Cyclone IV E；在下部的Available devi
ce选择EP4CE6F23C8。完成后直接点击Finish。
3.3.2FPGA生成CIC IP核
图575
建立工程后，在quartus中IP catalog这一界面中选择DSP下一目录中选择Filter再选择CI C。
图576
点击后进入此界面给新生成的fir滤波器ip核选择如下路径：D:\mdy_book\cic_prj，entity nam e填写：my_cic。点击OK后，进入FIR滤波器设置界面。
图577
按如下设置：
Filter Type：要选择Interpolator，表示是插值滤波器。
Rate change factor：填上4，表示是4倍插值。
output Rounding Method：选择Truncation，表示输出的结果要截断。
Output data width：选择8。表示输出结果要截断为8位。
其他选项默认，点击窗口右下角的Generate Hdl，会弹出下面的窗口。
图578
注意选择文件是Verilog文件，其他都不用勾选。点击Generate，就会生成
y_cic的verilog文件。
图579
出现上面的提示，就是生成成功了。
点Finish关闭CIC滤波器生成窗口。
图580
如果出现上面的提示，就是表示要手动将刚才生成的IP核加到本工程。
图581
在Project菜单中选择Add/Remove File to Project，弹出文件窗口。
图582
点击右上角的，在弹出来的窗口中，双击选择D:\mdy_book\cic_prj\my_cic\synthes is目录下的my_cic.qip文件(注意不要搞错文件类型)。然后记得要点Add，才算正式加到工程。
图583
点OK关闭本窗口。
IP核生成后弹出此对话框点击yes将此IP核添加进工程。
3.3.3例化CIC IP核
用GVIM打开D:\mdy_book\cic_prj\my_cic\synthesis\my_cic.v文件，该文件就是生成的CIC I P核文件。
图584
my_fir模块的各个信号的描述见下表。
信号名I/O位宽作用
clk I1时钟输入信号。
reset_n I1复位信号，低电平有效。
in_data I8滤波器输入的数据输入。注意，输入的是有符号数。in_valid I1滤波器输入的数据有效指示信号。
in_error I2输入数据错误指示信号。实在想不出有啥错误情况，
所以此处直接填0。
in_ready O1本IP核准备好信号。
out_data O8滤波器的输出。注意，是有符号数。
out_valid O1滤波器输出有效指示信号。
out_error O2FIR滤波器输出错误指示信号。由于输入没错误，输
出也不会有错误，所以可以忽略该信号，例化时不连
接。
out_ready I1下游模块准备好信号。当下游模块准备好时，本IP核
才会输出一个数据。
可以利用此信号来控制IP核数据输出的频率。
特别注意的是，滤波器的输入数据和输出数据都是有符号数（补码的形式，-128~127）。而我们知道，正弦信sin_data是无符号数（0~255）。所以要将sin_data变成有符号数，再送给FIR进行滤波。假设转换后的信号为cic_din，该信号位宽为8位。
无符号数转成有符号数的方法很简单：cic_din=sin_data-128。读者有兴趣可以验证一下。
生成CIC IP核后，我们要对其进行例化，才行使用上这个IP核，例化名起名u_my_cic，cic 的输出数据信号命名为cic_dout。
我们要控制CIC IP核的输出，使每个数据都能等间隔输出数据。由于CIC滤波器的输入是10 0个时钟一个数据，CIC是4倍速率，因此输出是25个时钟一个数据。所以我们每25个时钟给一个有效信号连到out_ready接口上。这时需要一个计数器cnt1来计时25个时钟，该计数器加1条件是“1”，结束条件是“数到25个”。
有了这些信号后，就可以例化CIC
IP核了。
3.4DA接口信号设计
接下来是设计信号dac_da。dac_da是直接输出正弦信号，但由于DA的输出电压与dac_da是
成反比例线性关系，所以dac_da 都是按(255-sin_data)得到。那么可以写出dac_da 的代码。
接下来是设计信号dac_sleep ，AD 是一直工作的，所以要让dac_sleep 一直为0。dac_clka 为了满足tS
的时间要求，可以让dac_clka =~clk 。dac_wra 可以与dac_clka 相同。接下来是设计信号dac_db 。dac_db 是直接输出滤波后的信号cic_dout 。但要注意的是cic_dou t 是有符号数（范围是-128~127），所以要转有无符号数（0~255）。假设转换后的信号为cic_dout2，则cic_dout2=cic_dout +128。另外，由于DA 的通道2的输出电压与dac_db 是成反比例线性关系，所以dac_db 都是按(255-cic_dout2)得到。那么可以写出dac_db 的代码。
dac_clkb 为了满足tS 的时间要求，可以让dac_clkb =~clk 。dac_wrb 可以与dac_clkb 相同。3.5信号定义
至此，模块主体已经完成。接下来是将module 补充完整。
绝对经典的低通滤波器设计报告
经典 无源低通滤波器的设计
团队：梦知队 团结奋进，求知创新，追求卓越，放飞梦想 队员： 日期：2010.12.10 目录 第一章一阶无源RC低通滤波电路的构建 (3) 1.1 理论分析 (3) 1.2 电路组成 (4) 1.3 一阶无源RC低通滤波电路性能测试 (5) 1.3.1 正弦信号源仿真与实测 (5) 1.3.2 三角信号源仿真与实测 (10) 1.3.3 方波信号源仿真与实测 (15) 第二章二阶无源LC低通滤波电路的构建 (21) 2.1理论分析 (21) 2.2 电路组成 (22) 2.3 二阶无源LC带通滤波电路性能测试 (23) 2.3.1 正弦信号源仿真与实测 (23) 2.3.2 三角信号源仿真与实测 (28)
2.3.3 方波信号源仿真与实测 (33) 第三章结论与误差分析 (39) 3.1 结论 (39) 3.2 误差分析 (40) 第一章一阶无源RC低通滤波电路的构建1.1理论分析 滤波器是频率选择电路，只允许输入信号中的某些频率成分通过，而阻止其他频率成分到达输出端。也就是所有的频率成分中，只是选中的部分经过滤波器到达输出端。 低通滤波器是允许输入信号中较低频率的分量通过而阻止较高频率的分量。 图1 RC低通滤波器基本原理图 当输入是直流时，输出电压等于输入电压，因为Xc无限大。当输入
频率增加时，Xc减小，也导致Vout逐渐减小，直到Xc=R。此时的频率为滤波器的特征频率fc。 解出，得： 在任何频率下，应用分压公式可得输出电压大小为： 因为在＝时，Xc=R，特征频率下的输出电压用分压公式可以表述为： 这些计算说明当Xc=R时，输出为输入的70.7%。按照定义，此时的频率称为特征频率。 1.2电路组成
基于FPGA的FIR数字滤波器设计
1、F PGA技术简介 现场可编程门阵列FPGA是80年代末开始使用的大规模可编程数字IC器件，它充分利用EDA技术进行器件的开发与应用。用户借助于计算机不仅能自行设计自己的专用集成电路芯片，还可在计算机上进行功能仿真和时序仿真，及时发现问题，调整电路，改进设计方案。这样，设计者不必动手搭接电路、调试验证，只需短时间内在计算机上操作即可设计出与实际系统相差无几的理想电路。而且，FPGA器件采用标准化结构，体积小、集成度高、功耗低、速度快，可无限次反复编程，因此成为科研产品开发及其小型化的首选器件，其应用极为广泛。 3.1 FPGA工作原理 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。 3.2 FIR滤波器特点 1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和I/O引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。同时，FPGA还存在以下五大优势。 1）性能：利用硬件并行的优势，FPGA打破了顺序执行的模式，在每个时钟周 期内完成更多的处理任务，超越了数字信号处理器（DSP）的运算能力。著名 的分析与基准测试公司BDTI，发布基准表明在某些应用方面，FPGA每美元的 处理能力是DSP解决方案的多倍。2在硬件层面控制输入和输出（I/ O）为满足应用需求提供了更快速的响应时间和专业化的功能。 2）上市时间：尽管上市的限制条件越来越多，FPGA技术仍提供了灵活性和快 速原型的能力。用户可以测试一个想法或概念，并在硬件中完成验证，而无需
傅里叶变换、数字滤波器设计、标准表插值算法
傅里叶变换 周期函数)(t f T 可表示为： ∑+∞ =++=1 0)sin cos (2)(n n n T t n b t n a a t f ωω 其中： ?-= 2 20)(2T T T dt t f T a ?-= 2 2cos )(2T T T n tdt n t f T a ω ?-= 2 2 sin )(2T T T n tdt n t f T b ω 周期函数)(t f T 的周期为T 。频率T f 1=，角频率T πω2=，n 为正整数。 周期函数)(t f T 的直流分量?-==2 2 0)(12T T T dt t f T a d 。nf f n =为各次谐波的 频率。 周期函数)(t f T 可化为：(三角函数公式：B A B A B A sin sin cos cos )cos(-=+) d t n A t f n n n T ++=∑+∞ =1)cos()(?ω 其中： 2 2n n n b a A += )( n n n a b a r c t g -=? 即周期函数)(t f T 可表示为不同频率成分的正弦函数的和。其中频率f
为基波的频率。 根据欧拉公式θθθsin cos i e i +=，有： 2cos θ θθi i e e -+= i e e i i 2sin θ θθ--= 所以周期函数)(t f T 可表示为： ∑+∞=---+++=10)22(2)(n t in t in n t in t in n T i e e b e e a a t f ωωωω = )2 2(210t in n n t in n n n e ib a e ib a a ωω-+∞=++-+∑ 而 ??? ? ??????-=-??- -tdt n t f i tdt n t f T ib a T T T T T T n n ωωsin )(cos )(122 222 = dt t n i t n t f T T T T )sin (cos )(12 2ωω-?- = dt e t f T t in T T T ω-- ? 2 2 )(1 2n n ib a +=??? ? ??????+??- -tdt n t f i tdt n t f T T T T T T T ωωsin )(cos )(12 222 = dt t n i t n t f T T T T )sin (cos )(12 2ωω+?- = dt e t f T t in T T T ω? - 2 2 )(1
(完整版)基于FPGA的智能交通灯的设计毕业设计
目录 摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)
基于FPGA的十字路口交通信号灯 摘要 本文主要介绍十字路口交通灯控制器的设计。首先，介绍交通控制系统以及交通红绿灯控制电路的发展现状；然后采用硬件描述语言进行的交通灯控制器设计。重点介绍了控制系统各部分的设计，以及各个模块之间的同步处理。为了克服交通信号灯控制系统传统设计方法的弊端,更加适应城镇交通现状,利用VHDL语言、采用层次化混合输入方式,设计了具有3种信号灯和倒计时显示器的交通信号灯控制系统,在 QuartusⅡ下进行仿真,并下载到FPGA中制作成实际的硬件电路进行了模拟运行.使用该方法设计的交通灯控制系统电路简单、运行可靠、易于实现,可实现对交通信号的控制和显示功能。 关键词 FPGA;QUARTUS ii;HDPLD；十字路口交通灯控制器; Based on FPGA intersection traffic lights Abstract This paper describes the design of intersection traffic signal controller.First, the introduction of traffic control systems and traffic light control circuit of the development status; then using language designed for the traffic light controller.Focus on various parts of the control system
简单低通滤波器设计及matlab仿真
东北大学 研究生考试试卷 考试科目： 课程编号： 阅卷人: 考试日期： 姓名：xl 学号： 注意事项 1.考前研究生将上述项目填写清楚. 2.字迹要清楚,保持卷面清洁. 3.交卷时请将本试卷和题签一起上交. 4.课程考试后二周内授课教师完成评卷工作,公共课成绩单与试卷交研究生院培养办公室, 专业课成绩单与试卷交各学院,各学院把成绩单交研究生院培养办公室. 东北大学研究生院培养办公室
数字滤波器设计 技术指标： 通带最大衰减： =3dB ， 通带边界频率： ＝100Hz 阻带最小衰减： ＝20dB 阻带边界频率： ＝200Hz 采样频率：Fs=200Hz 目标： 1、根据性能指标设计一个巴特沃斯低通模拟滤波器。 2、通过双线性变换将该模拟滤波器转变为数字滤波器。 原理： 一、模拟滤波器设计 每一个滤波器的频率范围将直接取决于应用目的，因此必然是千差万别。为了使设计规范化，需要将滤波器的频率参数作归一化处理。设所给的实际频 率为Ω（或f ），归一化后的频率为λ，对低通模拟滤波器令λ＝p ΩΩ/，则1 =p λ， p s s ΩΩ=/λ。令归一化复数变量为p ，λj p =，则p p s j j p Ω=ΩΩ==//λ。所以巴 特沃思模拟低通滤波器的设计可按以下三个步骤来进行。 (1)将实际频率Ω规一化 (2)求Ωc 和N 11010/2-=P C α s p s N λααlg 1 10 110lg 10 /10/--= 这样Ωc 和N 可求。 p x fp s x s f
根据滤波器设计要求＝3dB ，则C ＝1，这样巴特沃思滤波器的设计就只剩一个参数N ，这时 N p N j G 222 )/(11 11)(ΩΩ+= += λλ (3)确定)(s G 因为λj p =，根据上面公式有 N N N p j p p G p G 22)1(11 )/(11)()(-+= += - 由 0)1(12=-+N N p 解得 )221 2exp(πN N k j p k -+=，k ＝1，2， (2) 这样可得 1 )21 2cos(21 ) )((1 )(21+-+-= --= -+πN N k p p p p p p p G k N k k 求得)(p G 后，用p s Ω/代替变量p ，即得实际需要得)(s G 。 二、双线性变换法 双线性变换法是将s 平面压缩变换到某一中介1s 平面的一条横带里，再通过标准变换关系)*1exp(T s z =将此带变换到整个z 平面上去，这样就使s 平面与z 平面之间建立一一对应的单值关系，消除了多值变换性。 为了将s 平面的Ωj 轴压缩到1s 平面的1Ωj 轴上的pi -到pi 一段上，可以通过以下的正切变换来实现： )21 tan(21T T Ω= Ω 这样当1Ω由T pi -经0变化到T pi 时，Ω由∞-经过0变化到∞+，也映射到了整个Ωj 轴。将这个关系延拓到整个s 平面和1s 平面，则可以得到
低通插值滤波器说明书
The University of South China 数字信号处理课程设计 说明书 学院名称 指导教师 班级 学号 学生姓名 2010年6 月
设计一个按因子I=5的内插器，要求镜像滤波器通带最大衰减为 0.1dB ，阻带最小衰减为30dB ，过渡带宽不大于20/π，设计FIR 滤波器系数h(n) 一、初始设计 （1） 幅度指标 可以两种方式给出。第一种，叫做绝对指标，它提出了对幅度回应函数|H （jw)| 的要求。这些指标一般可直接用于FIR 滤波器。第二种方法叫做相对指标，它以分贝（dB ）值的形式提出要求，其定义为： 0|)(|| )(|log 20max 10≥-=jw jw e H e H dB 经过定义中所包含的归一化，所有滤波器的相对幅频特性最高处的值为0dB ，由于定义式中有一个负号，幅频特性小的地方，其dB 值反而是正的。 绝对指标： [0,wp]段叫通带，δ1是在理想通带中能接受的振幅波动或（容限） [ws, ]段叫做阻带，δ2是阻带中能接受的振幅波动或（容限） [wp,ws]叫做过渡带，在此段上幅度回应通常没有限制，也可以给些弱限制。 低通滤波器的典型幅度指标 相对指标（dB ）: p R 是通带波动的dB 值； s A 是阻带衰减的dB 值。 由于绝对指标中的)1(|)(|1max δ+=jw H ，因此 011log 201 1 10 >+--=δδp R ， ) (ωj e G c ω 1 1+ p 1- p s p s
11log 201 2 10 >>+-=δδs A 逆向的关系为 20 20 1101101p p R R --+-= δ 20 20 1210 10 )1(s s A A --≈+=δδ （2）低通FIR 滤波器阶数的估计 π ωωδδ2/)(6.1413)lg(20p s s p N ---≈ （3）滤波器结构分析： 整数倍内插器的 FIR 直接实现 整数I 倍内插是在已知的相邻两个原采样点之间等间隔插入I-1个新的采样值。对已知的采样序列)(11T n x 进行D/A 转移，得道原来的模拟信号)(t x a ，然后再对)(t x a 进行较高采样率的采样得到)(22T n y ，这里 21IT T = I 为大于1的整数，称为内插因子。 整数倍内插是先在已知采样序列)(11T n x 的相邻两个样点之间等间隔插入I-1个0值点，然后进行低通滤波器，即可获得I 倍内插的结果。内插方案如图所示： )(11T n x )(22T n v )(22T n y 图中↑ I 表示在)(11T n x 相邻样点之间插入I-1个0值采样，称为零值内插器。 )(11T n x 、)(22T n y 的傅里叶变换为：)(1 jw e X 、)(2jw e Y ，二者均为周期函数，若二 者都用模拟频率Ω表示，则 (1jw e X =)(1T j e X Ω，周期为11/2T sa π=Ω； )(2jw e Y =)(2T i e Y Ω，周期为2sa Ω=112)//(2/2sa I I T T Ω==ππ。 )(22T n v =?? ??? ±±=其它当 02,,0n )(212I I I T n x ↑ I )(22T n h
基于FPGA下的交通灯控制器设计
引言 随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。 现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。 城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。
第一章软件介绍 1.1 QuartusⅡ介绍 本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程QuartusⅡ是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。 在这里简单的介绍一下QuartusⅡ的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。 图 1-1-1 启动界面 开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。
有源低通滤波器设计报告要点
课程设计(论文)说明书 题目：有源低通滤波器 院（系）：信息与通信学院 专业：通信工程 学生姓名： 学号： 指导教师： 职称： 2010年 12 月 19 日
摘要 低通滤波器是一个通过低频信号而衰减或抑制高频信号的部件。理想滤波器电路的频响在通带内应具有一定幅值和线性相移，而在阻带内其幅值应为零。有源滤波器是指由放大电路及RC网络构成的滤波器电路，它实际上是一种具有特定频率响应的放大器。滤波器的阶数越高，幅频特性衰减的速率越快，但RC网络节数越多，元件参数计算越繁琐，电路的调试越困难。根据指标，本次设计选用二阶有源低通滤波器。 关键词：低通滤波器；集成运放UA741；RC网络 Abstract Low-pass filter is a component which can only pass the low frequency signal and attenuation or inhibit the high frequency signal . Ideal frequency response of the filter circuit in the pass band should have a certain amplitude and linear phase shift, and amplitude of the resistance band to be zero. Active filter is composed of the RC network and the amplifier, it actually has a specific frequency response of the amplifier. Higher the order of the filter, the rate of amplitude-frequency characteristic decay faster, but more the number of RC network section, the more complicated calculation of device parameters, circuit debugging more difficult. According to indicators ，second-order active low-pass filter is used in this design . Key words：Low-pass filter；Integrated operational amplifier UA741；RC network,
基于FPGA的滤波器的设计
摘要 自适应滤波器是统计信号处理的一个重要组成部分。在现代滤波处理技术中，自适应滤波器的处理效果尤为突出。在众多滤波器中，特别是在一些对信号处理的实时性要求比较高，体积功耗有严格限制的场合,使用FPGA硬件实现的数字滤波器更为广泛。 本论文从自适应滤波器研究的重要意义入手，介绍了线性自适应滤波器的算法，对几种基于最小均方误差准则或最小平方误差准则的自适应滤波器算法进行研究，就滤波器的基本原理及设计方法做了简单的介绍，最终设计基于FPGA的LMS算法设计复数自适应滤波器，对设计方法进行叙述,并以VHDL语言编写程序进行仿真测试。 关键词：自适应滤波器；FPGA；自适应算法LMS；有限冲激响应滤波器
FPGA-based design of adaptive filter Student:TAN xx Teacher:CHEN xx Abstract：Adaptive filter is a statistical signal processing as an important component. Processing technology in the modern filter, the adaptive filter, particularly in the treatment effect. Among the filters, especially in some of the real-time signal processing requirements of higher power, there are strict restrictions on the size of the occasion, the use of FPGA hardware to achieve a wider range of digital filters. In this paper, adaptive filter from the importance of research to start to introduce the linear adaptive filter algorithm, based on several criteria MMSE or least square error criteria for the study of adaptive filter algorithm, it filters The basic principle and design method of a brief introduction, the final design of FPGA-based design of complex LMS adaptive filter algorithm, the design methods described, and VHDL languages in maxplus simulation test platform. Keywords: adaptive filter；FPGA；LMS adaptive algorithm；finite impulse response filter
傅里叶变换、数字滤波器设计、标准表插值算法
周期函数匚⑴可表示为: a0 f T (t) 一' (a n cos n t b n sinn，t) 2 n4 其中: T 2 2 a。f T(t)dt T T ~2 T 2 2 a n f T(t) cosn tdt T T ~2 T 2 2 b n f T(t)sin n tdt T T ~2 傅里叶变换 周期函数仲⑴的周期为T 1 2TT 频率f二〒，角频率?二〒，n为正整数。 周期函数匚⑴的直流分量 T d吕J f T(t)dt o f n = nf为各次谐波的 2 T T "2 频率。 周期函数匸⑴可化为：(三角函数公式：cos(A B) = cosAcosB —sin Asin B) ■bo f T (t)二 ' A n cos(n t n) d n T 其中:
即周期函数f T(t)可表示为不同频率成分的正弦函数的和。其中频率f
为基波的频率 根据欧拉公式eF = cosv isinv ，有: cos V sin-3 2i 所以周期函数 f T (t )可表示为： a °严 e 叱+e 』M e 吨-e 』05 f T (t) 八 G b n ) 2 nm 2 2i = a 十孑(a — ib g n OJ 十 a + ib T T 2 2 J f f T (t)cosn ^tdt —i f f T (t)sinn 豹tdt J J 丄 -2 2 一 T 1 1 2 = f T (t)(cosn t -isinn t)dt T T _2 1 丄 2 2 f f T (t)cosnotdt+i Jf T (t)sin n 豹tdt 2 2 T 1 2 = f T (t)(cosn 「t isinn t)dt T T ~2 T =-.f T (t)e in t dt T T a n " b n _ — 2 ~T
通过Verilog实现交通灯设计实验报告
电子科技大学 实 验 报 告 一、实验室名称：虚拟仪器实验室 二、实验项目名称：交通灯设计实验 三、实验学时：4学时 四、实验原理
假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0
图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材（设备、元器件）
多功能滤波器设计仿真与实现
目录 题目 (1) 内容摘要 (1) 设计任务 (1) 设计要求 (1) 方案论证 (2) 电路仿真验证 (5) 实物焊接 (8) 总结 (10) 参考文献 (11) 附录：元件清单 (11)
题目：多功能滤波器设计仿真与实现 内容摘要 为更好的运用所学的知识，加深对电子电路的掌握，达到创新的目的。通过实践制作一个多功能滤波器，学会合理的利用集成电子器件制作电路基于模拟电路的课程设计与制作。本次设计制作一个多功能有源滤波器，使用四个运算放电器，分别实现低通，带通，带阻，高通滤波电路，实现多功能滤波电路的设计。 设计任务 根据要求，完成具有高通、低通、带通、陷波功能的滤波器电路的仿真设计、装配与调试。 设计要求 ①截止频率可调； ②选择电路方案，完成对确定方案电路的设计。 ③利用Proteus或Multisim仿真设计电路原理图，确定电路元件参数、掌握电路工作原理 并仿真实现系统功能。 ④安装调试并按规范要求格式完成课程设计报告书。 ⑤选做：利用仿真软件的PCB设计功能进行PCB设计。
方案论证 电路原理图如图。 图一 基本电路分析 由上图所示的电路原理图可得以下各式。 U R R U R R U R R R R R R i 03 3 21 2023 1 2 5 4 5 01 )||1(U --+ += U U SRC 01021 - = U U S R C 02031 - = ???? ??+-=U R R U R R U 026 8037804 由以上各式可以得到A,B,C,D 四个输出端口的电压增益分别为：A 01，A 02，A 03，A 04。 以下各式为电压增益的复频域表示。
fir低通滤波器设计(完整版)
电子科技大学信息与软件工程学院学院标准实验报告 （实验）课程名称数字信号处理 电子科技大学教务处制表
电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 指导教师： 实验地点： 实验时间：14-18 一、实验室名称：计算机学院机房 二、实验项目名称：fir 低通滤波器的设计 三、实验学时： 四、实验原理： 1. FIR 滤波器 FIR 滤波器是指在有限范围内系统的单位脉冲响应h[k]仅有非零值的滤波器。M 阶FIR 滤波器的系统函数H(z)为 ()[]M k k H z h k z -==∑ 其中H(z)是k z -的M 阶多项式，在有限的z 平面内H(z)有M 个零点，在z 平面原点z=0有M 个极点. FIR 滤波器的频率响应 ()j H e Ω 为 0 ()[]M j jk k H e h k e Ω -Ω ==∑ 它的另外一种表示方法为 () ()()j j j H e H e e φΩΩΩ=
其中 () j H e Ω和()φΩ分别为系统的幅度响应和相位响应。 若系统的相位响应()φΩ满足下面的条件 ()φαΩ=-Ω 即系统的群延迟是一个与Ω没有关系的常数α，称为系统H(z)具有严格线性相位。由于严格线性相位条件在数学层面上处理起来较为困难，因此在FIR 滤波器设计中一般使用广义线性相位。 如果一个离散系统的频率响应 ()j H e Ω 可以表示为 ()()()j j H e A e αβΩ-Ω+=Ω 其中α和β是与Ω无关联的常数，()A Ω是可正可负的实函数，则称系统是广义线性相位的。 如果M 阶FIR 滤波器的单位脉冲响应h[k]是实数，则可以证明系统是线性相位的充要条件为 [][]h k h M k =±- 当h[k]满足h[k]=h[M-k],称h[k]偶对称。当h[k]满足h[k]=-h[M-k],称h[k]奇对称。按阶数h[k]又可分为M 奇数和M 偶数，所以线性相位的FIR 滤波器可以有四种类型。 2. 窗函数法设计FIR 滤波器 窗函数设计法又称为傅里叶级数法。这种方法首先给出()j d H e Ω， ()j d H e Ω 表示要逼近的理想滤波器的频率响应，则由IDTFT 可得出滤波器的单位脉冲响应为 1 []()2j jk d d h k H e e d π π π ΩΩ-= Ω ? 由于是理想滤波器，故 []d h k 是无限长序列。但是我们所要设计的FIR 滤波 器，其h[k]是有限长的。为了能用FIR 滤波器近似理想滤波器，需将理想滤波器的无线长单位脉冲响应 []d h k 分别从左右进行截断。 当截断后的单位脉冲响应 []d h k 不是因果系统的时候，可将其右移从而获得因果的FIR 滤波器。
LC滤波器设计与制作
现代电子学实验报告设计课题：LC滤波器设计 专业班级： 学生姓名： 指导教师： 设计时间：
LC滤波器的设计 一、实验目的 设计和制作LC滤波器 二、实验设备 TDS2000B数字存储示波器 SP3060型数字合成扫频仪 MT 4080 handheld METER 三、实验内容 （一）ADS仿真 1、定k型LPF（例2.6） 设计截止频率为50MHz,且特征阻抗为50Ω的5阶π形定k型LPF。 步骤： 1）归一化LPF的设计数据对截止频率进行变换，待设计滤波器的截止频率与基准滤波器的截止频率的比值M为： M=待设计滤波器截止频率/基准滤波器的截止频率=50MHz/（1/2π）Hz ≈3.1415927×10^6 2）用这个M值去除基准滤波器的所有电感和电容的值，得到的特征阻抗仍为归一化特征阻抗1Ω，而截止频率从归一化截止频率1/(2π)Hz 变成了50Hz的滤波器的各元件参数。 3）接着把特征阻抗从1Ω换成50Ω。为此要求出待设计滤波器特征阻抗与基准滤波器特征阻抗的比值K。 K=待设计滤波器特征阻抗/基准滤波器特征阻抗=50Ω/1Ω 4）将中间结果滤波器的所有电感值各乘以K，将中间结果滤波器的所有电容值各除以K，即得实验设计结果。 电路图： 衰减和延时：
3、巴特沃斯型LPF（例3.7） 试设计并制作截止频率为1.3GHz且特征阻抗为50Ω的5阶T形巴特沃斯型LPF。 步骤： 以这个归一化LPF为基准滤波器，将截止频率从1/（2π）变换成190MHz，将特征阻抗从1Ω换成50Ω即可得到所要设计的滤波器。 M=待设计滤波器的截止频率/基准滤波器的截止频率=1.3GHz/1/（2π） ≈8.168×10^9 K=待设计滤波器的特征阻抗/基准滤波器的特征阻抗=50Ω/1Ω=50 电路图： 衰减特性和反射损耗：
低通滤波器的设计
低通滤波器的设计 模拟滤波器在各种预处理电路中几乎是必不可少的，已成为生物医学仪器中的基本单元电路。有源滤波器实质上是有源选频电路，它的功能是允许指定频段的信号通过，而将其余频段上的信号加以抑制或使其急剧衰减。各种生物信号的低噪声放大，都是首先严格限定在所包含的频谱范围之内。 最常用的全极点滤波器有巴特沃斯滤波器和切比雪夫滤波器。就靠近ω=0处的幅频特性而言，巴特沃斯滤波器比切比雪夫滤波器平直，即在频率的低端巴特沃斯滤波器幅频特性更接近理想情况。但在接近截止频率和在阻带内，巴特沃斯滤波器则较切比雪夫滤波器差得多。本设计中要保证低频信号不被衰减，而对高频要求不高，因此选择了巴特沃斯滤波器。巴特沃思滤波电路(又叫最平幅度滤波电路)是最简单也是最常用的滤波电路，这种滤波电路对幅频响应的要求是：在小于截止频率ωc。的范围内，具有最平幅度响应，而在ω>ωc。后，幅频响应迅速下降。 因为本设计中要保证低频信号不被衰减，而对高频要求不高，所以选择 二阶滤波器即可。本系统采用二阶Butterworth低通滤波器，截止频率f H=100HZ，其电路原理图如1： 图1 低通滤波器图 根据matlab软件算得该设计适合二阶低通滤波器，FSF=628选Z=10000，则
Z R R FSF Z ?=?=的归一值的归一值 C C 3.2脉象信号的的前置放大 由于人体信号的频率和幅度都比较低，很容易受到空间电磁波以及人体其它生理信号的干扰，因此在对其进行变换、分析、存储、记录之前，应该进行一些预处理，以保证测量结果的准确性。因此需要对信号进行放大，“放大”在信号预处理中是第一位的。根据所测参数和所用传感器的不同，放大电路也不同。用于测量生物电位的放大器称为生物电放大器，生物电放大器比一般放大器有更严格的要求。 在本研究中放在传感器后面的电路就是前置放大电路，由于从传感器取得的信号很微弱，且混杂了一些其他的干扰信号。因此前置放大电路的主要功能是，滤除一些共模干扰信号，同时进行一定的放大。该电路由4部分构成：并联型双运放仪器放大器，阻容耦合电路，由集成仪用放大器构成的后继放大器和共模信号取样电路。并联型双运放仪器放大器的优点是不需要精密的匹配电阻，理论上它的共模抑制比为无穷大，且与其外围电阻的匹配程度无关。集成仪用放大器将由并联型双运放仪器放大器输出的双端差动信号转变为单端输出信号，并采用阻容耦合电路隔离直流信号，可以使集成仪用放大器取得较高的差模增益，从而得到很高的共模抑制比。共模取样驱动电路由两个等值电阻和一只由运放构成的跟随器构成，能够使共模信号不经阻容耦合电路的分压直接加在集成放大器的输入端，避免了由于阻容耦合电路的不匹配而降低电路整体的共模抑制比。此电路中也采用了右腿驱动电路来抑制位移电流的影响。前置放大电路参数选择：此部分总的增益取为1000，其中并联型双运放仪器放大器的增益为5,集成仪用放大器的增益为200。具体设计电路如图2所示
基于FPGA的数字滤波器的设计
基于FPGA的数字滤波器的设计Graduation Design(Thesis) of Chongqing University Design of Digital Filter Based on FPGA Undergraduate: Huang Jianhua Supervisor: Yang Lisheng Major:ElectronicInformation Engineering
College of Communication Engineering Chongqing University June 2013
摘要 数字信号处理在通信、雷达、声纳等中有着广泛的应用。数字滤波器的设计是数字信号处理的关键技术之一，有着十分重要的理论和实际意义。随着数字技术的不断发展，在许多场合，数字滤波器正在快速取代模拟滤波器。FPGA(现场可编程门阵列）在现代数字电路设计中发挥着越来越重要的作用。从设计简单的接口电路到设计复杂的状态机，FPGA所扮演的角色已经不容忽视。 本论文完成了基于FPGA的FIR和IIR数字滤波器的设计与实现。本论文首先理论分析讨论了数字滤波器的设计方法，并使用MATLAB工具验证采用哪种窗函数来设计FIR数字滤波器，使用哪种模拟滤波器原型映射IIR数字滤波器。然后根据模拟滤波器的技术指标来确定数字滤波器的技术指标，在MATLAB环境下按照数字滤波器的技术指标设计数字滤波器，并得到滤波器系数，编程实现系数量化，并且比较分析量化前后系统响应的差异，由此得到合适的量化等级。然后在ISE软件平台下根据MATLAB工具得到的量化系数，使用VHDL语言进行FIR和IIR滤波器算法模块编程，同时对AMP电路（可编程预放大器）模块、AD电路（模拟到数字转换器）模块和DA电路（数字到模拟转换器）模块分别进行编程配置，并且对各模块进行严格的软件仿真验证，其中AMP电路模块、AD电路模块和DA电路模块必须进行硬件验证。最后将所有软件和硬件验证无误的模块整合，下载到FPGA硬件中，进行功能验证。验证结果符合设计要求。 关键词：FIR滤波器，IIR滤波器，MATLAB，FPGA，VHDL
CIC插值滤波器的FPGA设计与实现
CIC插值滤波器的FPGA设计与实现 摘要：基于多速率信号处理原理，设计了用于下变频的CIC插值滤波器，由于CIC 滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现，所以本文分析了CIC滤波器的原理，性能及影响参数，借助MATLAB设计符合系统要求CIC 滤波器，并利用Modelsim软件建模仿真，验证CIC滤波器性能是否达到要求。（一）CIC滤波器基本原理 A．CIC滤波器的基本单元 CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。 典型的CIC滤波器的结构，它由两个基本单元I(积分滤波器)和C（梳状滤波器）级联构成。本设计主要针对插值滤波器，所以插值滤波器的结构示意图如图1-1所示： 图 1-1 3级级联的CIC插值滤波器结构示意图 积分器和梳状滤波器之间是一个采样率转换器，对于CIC插值器而言，它完成在每一个样值后补上R-1个0值的工作，，对于CIC抽取器来说，它完成在实际的抽取工作，每R个样值中取样一个。 R（插值倍数）,M（延迟因子，一般取1或者2）以及N（级联级数）是影响CIC 滤波器的三个参数，它们的值需根据通带性能的需求而设定。 （二）CIC插值滤波器的设计流程 根据CIC滤波器的原理，本设计的流程如图2-1所示：
图2-1 CIC 插值滤波器的设计流程图 （三）模型的建立和测试 A ．位宽策略 对于数字滤波器，一个不得不考虑的问题是为防止溢出每一级所需的位宽。对于抽取器来说，CIC 滤波器的输出增益为 (*)N G R M = （3-1） 所以，在全精度的情况下，最后一级输出的位宽为 2log (*)out in B B N R M =+ （3-2） 其中in B 表示输入数据的宽度，为了保证精度，每一个积分器和梳状滤波器的输入输出位宽都为out B 。 对于插值器而言，输出增益为 212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --?? == ? ? =++?? （3-3） 因此，第i 级为避免溢出所需要的位宽为 2log ()i in i W B G =+ （3-4） 最后一级输出位宽为 22log (*)log out in B B N R M R =+- （3-5） 在实际当中，当差分延时M=1时，为保证稳定，所有积分器的位宽在理论值的基础上加一。 max B 不仅是滤波器输出的最大可能的位数，也是每一级滤波器的最大可能位
高通滤波器 设计
课程设计(论文)说明书 题目：有源高通滤波器 院（系）：电子工程与自动化学院 专业：电子信息科学与技术 学生姓名： 学号： 指导老师： 2011年1月19日
摘要 本课程设计利用巴特沃夫滤波器设计方法设计四阶高通有源滤波器，通过RC电路与NE5532集成运放实现。经过调试，实现课程设计要求。 关键字：高通滤波器，四阶，NE5532，巴特沃夫
目录 引言 (4) 1.设计任务及要求 (4) 2.方案框图 (4) 3.方案论证和选择 (4) 4.原理图设计 (5) 4.1理论分析 (6) 4.2实际电路 (7) 5.元件及参数的选择 (8) 5.1器件的选择 (8) 5.2参数的选择 (9) 6.电路板的制作 (9) 6.1绘制原理图 (9) 6.2制作P C B (10) 7.调试过程 (10) 8. 测试结果与分析 (10) 9.总结与心得 (13) 参考文献 (14)
引言 本课程设计利用RC网络与运放通过巴特沃夫滤波器设计方法设计四阶高通有源滤波器。 1、设计任务及要求 设计一个高通滤波器 要求： 1）截止频率fc=100Hz； 2）增益Av=2； 3）阻带衰减速率大于等于40dB/10倍频程； 4）调整并记录滤波器的性能参数及幅频特性。 2、方案框图 图2.1 RC有源滤波总框图 1）RC网络 在电路中RC网络起着滤波的作用，滤掉不需要的信号，这样在对波形的选取上起着至关重要的作用，通常主要由电阻和电容组成。 2）放大器 电路中运用了同相输入运放，其闭环增益 RVF=1+R4/R3同相放大器具有输入阻抗非常高，输出阻抗很低的特点，广泛用于前置放大级。 3）反馈网络 将输出信号的一部分或全部通过反馈网络输入端，称为反馈，其中的电路称为反馈网络，反馈网络分为正、负反馈。反馈对滤波器的稳定性有至关重要的作用。 3、方案论证和选择 一个理想的滤波器应在要求的通带内具有均匀而稳定的增益，而在通带以外则具