数字锁相环技术在恢复位时钟中的应用

李新昌吴嗣亮王旭

（北京理工大学电子工程系，北京100081）

摘要详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环，以便从位流数据中恢复出位时钟；并指出了其结构参数对于环路性能的影响。

关键词数字锁相环，位时钟，超前滞后型数字鉴相器

Application of Digital Phase－Locked Loop Technology in Recovering Bit Clock

Li Xinchang Wu Siliang Wang Xu

(EE Dept of Beijing Inst of Tech, Beijing 100081)

Abstract This paper discusses how to implement a lead lag DPLL (LL－DPLL) in VHDL with a FPGA to recover bit clock from received bit－stream data The effect of the loop’s architecture parameters on its performance is indicated

Keywords Digital phase－locked loop, Bit clock, Lead lag digital phase detector 1 引言

同步串行口是一种常用的串行通信接口方式，对于单向数据传输，它通常需要同时提供数据、位时钟、帧同步脉冲三路信号。如在印制电路板上直接利用同步串行口实现板际数据传输，那么这种三线连接方式不但浪费导线，而且往往受环境的影响很难实现三路信号间的同步。利用数字锁相环可以从串行位流数据中恢复出接收位同步时钟。有了位同步时钟就可以很容易地提取出帧同步脉冲。这样，在印制板上只需一根数据线就可以接收来自板外的同步串行数据，简化了对外接口关系。本文以单线4MHz同步串行数据的接收为例，介绍利用数字锁相环恢复位同步时钟的

设计与实现。

2 环路总体结构及工作原理概述

数字锁相环(DPLL)是一种相位反馈控制系统[1]。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。根据各个模块组态的不同，DPLL可以被划分出许多不同的类型。根据设计的要求，本文采用超前滞后型数字锁相环[1](LL－DPLL)作为解决方案，图1是其实现结构。在LL－DPLL 中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。

环路的工作原理如下：超前滞后型数字鉴相器LL－DPD比较输入位流数据DataIn与本地估算时钟ClkEst的相位，给出相位误差信号Sign和AbsVal(两者合并记为PhsDif)。DLF对相位误差信号进行平滑滤波，并生成控制DCO动作的控制信号Deduct和Insert。DCO根据控制信号给出的指令，调节内部高速振荡器的震荡频率，使其输出时钟ClkEst(同时反馈给LL－DPD)的相位跟踪输入数据DataIn的相位。

3 环路模块具体功能及其电路实现

下面沿环路依次介绍LL－DPLL各个组成模块的详细功能、内部结构及对外接口信号。

3． 1 超前－滞后型数字鉴相器(LL－DPD)

与一般DPLL的DPD的设计不同，位同步DPLL的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。LL－DPD为二元鉴相器，在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。LL－DPD通常有两种实现方式：微分型LL－DPD和积分型LL－DPD。积分型LL－DPD具有优良的抗干扰性能，而它的结构和硬件实现都比较复杂。微分型LL－DPD虽然抗干扰能力不如积分型LL－DPD，但是结构简单，硬件实现比较容易。本文采用微分型LL－DPD，将环路抗噪声干扰的任务交给DLF模块负责。

如图2所示， LL－DPD在ClkEst跳变沿(含上升沿和下降沿)处采样DataIn上的码值，寄存在Mem中。在ClkEst下降沿处再将它们对应送到两路异或逻辑中，判断出相位误差信息并输出。Sign给出相位误差极性，即ClkEst相对于DataIn是相位超前(Sign=1)还是滞后(Sign=0)。AbsVal给出相位误差绝对值：若前一位数据有跳变，则判断有效，以AbsVal输出1表示；否则，输出0表示判断无效。图3显示了LL－DPD模块的仿真波形图。

3． 2 数字环路滤波器(DLF)

DLF用于滤除因随机噪声引起的相位抖动，并生成控制DCO动作的控制指令。本文＋＋实现的DLF内部结构及其对外接口信号如图4所示。

滤波功能用加减计数逻辑CntLgc实现，控制指令由比较逻辑CmpLgc生成。在初始时刻，CntLgc被置初值M/2。前级LL－DPD模块送来的相位误差PhsDif在CntLgc中作代数累加。在计数值达到边界值0或M后，比较逻辑CmpLgc将计数逻辑CntLgc同步置回M/2，同时相应地在Deduct或Insert引脚上输出一高脉冲作为控制指令。随机噪声引起的LL－DPD相位误差输出由于长时间保持同一极性的概率极小，在CntLgc中会被相互抵消，而不会传到后级模块中去，达到了去噪滤波的目的。

计数器逻辑CntLgc的模值M对DPLL的性能指标有着显著地影响。加大模值M，有利于提高DPLL的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值M可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL的抗噪能力。根据理论分析和调试实践，确定M为1024，图中计数器数据线宽度w可以根据M确定为10。

3． 3 数控振荡器(DCO)

DCO的主要功能是根据前级DLF模块输出的控制信号Deduct和Insert生成本地估算时钟ClkEst，这一时钟信号即为DPLL恢复出来的位时钟。同时，DCO还产生协调DPLL内各模块工作的时钟，使它们能够协同动作。要完成上述功能，DCO应有三个基本的组成部分：高速振荡器(HsOsc)、相位调节器(PhsAdj)、分频器(FnqDvd)，如图5所示。

高速振荡器(HsOsc)提供高速稳定的时钟信号Clk64MHz，该时钟信号有固定的时钟周期，周期大小即为DPLL在锁定状态下相位跟踪的精度，同时，它还影响DPLL的捕捉时间和捕捉带宽。考虑到DPLL工作背景的要求，以及尽量提高相位跟踪的精度以降低数据接收的误码率，取HsOsc 输出信号Clk64MHz的周期为15.625ns，即高速振荡器HsOsc的振荡频率为64MHz。

PhsAdj在控制信号Deduct和Insert上均无高脉冲出现时，仅对Osc输出的时钟信号作4分频处理，从而产生的Clk16MHz时钟信号将是严格16MHz的。当信号Deduct上有高脉冲时，在脉冲上升沿后，PhsAdj会在时钟信号Clk16MHz的某一周期中扣除一个Clk64Mhz时钟周期，从而导致Clk16MHz时钟信号相位前移。当在信号Insert上有高脉冲时，相对应的处理会导致

Clk16MHz时钟信号相位后移。图6为相位调节器单元经功能编译仿真后的波形图。

引入分频器FnqDvd的目的主要是为DPLL中DLF模块提供时钟控制，协调DLF与其它模块的动作。分频器FnqDvd用计数器实现，可以提供多路与输入位流数据有良好相位同步关系的时钟信号。在系统中，分频器FnqDvd提供8路输出ClksSyn[7：0]。其中，ClksSyn1即为本地估算时钟ClkEst，也即恢复出的位时钟；ClksSyn0即为DLF模块的计数时钟ClkCnt，其速率是ClkEst 的两倍，可以加速计数，缩短DPLL的捕捉时间，并可扩展其捕捉带宽。

4 环路实现

随着电子系统设计理念不断向前发展，可编程逻辑器件(PLD)和硬件描述语言(HDL)倍受青睐。利用HDL语言配合PLD器件进行片上系统(SoC)设计，可以大大缩短设计时间，减小印刷电路板(PCB)面积，提高系统的可靠性，增强设计的灵活性[3]。基于上述考虑，本文在Altera公司MaxplusII开发软件平台上，利用VHDL语言运用自顶向下的系统设计方法，将数字锁相环嵌入在高密高速FPGA芯片(PLD器件的一种)EP1K30TI144－2中。

利用MaxplusII对实现的DPLL进行仿真，在环路锁定时，得到如图7所示的仿真波形。

为了更好地说明DPLL环路的工作情况，图中除了给出DPLL基本的输入输出信号DataIn、Clk64MHz和ClkEst外，还将环路内部的重要信号作为输出显示出来。由于MaxPlusII可仿真的最小时间单位是0 1ns，不能满足DPLL环路实际需要的仿真精度，故将所有信号在时间轴上伸展为原来的100倍，这并不影响问题的本质。从图7中可以看出，实现的DPLL环路可以很好的满足系统设计的要求。

5 结束语

数字锁相环技术现在正处于快速发展阶段，在信息系统中有着日益广泛的应用。本文提供了一种自顶向下的、模块化的数字锁相环设计方法。设计出的数字锁相环具有各模块间分工明确、接口清晰、调试容易等优点，而且便于系统的升级。例如，在LL－DPD模块中引入计数器，而将DLF用加法器实现还可以大大改善环路性能。在实际使用中，环路表现出捕捉时间短、抖动小、抗噪声能力强的良好特性。

参考文献

1 胡华春, 石玉. 数字锁相环原理与应用[M]. 上海科学技术出版社, 1990.

2 方建邦, 董献忱, 王天玺. 锁相环原理及其应用[M]. 人民邮电出版社, 1988.

3 赵俊超. 集成电路设计VHDL教程[M]. 北京希望电子出版社, 2002.

4 黄正瑾, 徐坚, 章小丽, 熊明珍. CPLD系统设计技术入门与应用[M]. 电子工业出版社, 2002.

基于锁相环的频率合成器..

综合课程设计频率合成器的设计与仿真

前言现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。一、频率合成器简介频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。本次实验设计的是锁相频率合成器。

基于FPGA的高速时钟数据恢复电路的实现_李湘琼

48 技术研发 Technology Research 0 引言时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因，许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号[1~3]，其中N决定了恢复时钟信号的相位精度，通常N等于8。因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock 等技术，实现高速时钟恢复电路的方法。电路是在Altera 的EP2C5T144C6芯片上实现的，用于数字光端机的接收端基于FPGA的高速时钟数据恢复电路的实现李湘琼黄启俊常胜 (武汉大学，物理科学与技术学院电子科技系) 摘要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法，消除了时钟切换产生的毛刺，弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时, 分析了决定该电路工作频率的主要因素，通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。关键词：时钟恢复; Logiclock; 超前滞后鉴相器; 现场可编程逻辑门阵列 Design of high-speed clock and data recovery circuit Based on FPGA Li Xiangqiong Huang Qijun Chang Sheng (Department of Electronics Science and Technology, College of Physics Science and Technology, Wuhan University)Abstract : The paper presents a method to realize high-speed clock and data recovery circuit, which is based on the idea of utilizing output clock to make switching among the clocks whose phase are different. By using the modified logic elements, locking logic region provided by Altera's Quartus and inserting buffers, the burrs appearing in clock switching is eliminated and the phase offset generated from different transmitting delays of the clocks with different phases is compensated 。The designed circuit achieves the operation frequency, which meet the requirement of our project 。The main factor which affects the operation frequency of the presented circuits is also analyzed in this paper. The result of simulation based on the chip of EP3C10E144C7 shows that a highest operation frequency of 400 MHz can be achieved. Key words : clock recovery; logiclock ; the early-later phase detector; FPGA 从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流，其工作频率为204.8MHz，通过硬件验证电路可以正确工作。 1 时钟恢复电路原理及环路结构时钟恢复电路的目的是从输入的数据流中，提取出与其同步的时钟信号。时钟信号不可能凭空产生，因此该电路本身必须有一个时钟信号产生机制，除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系，使其同步。传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述，这种结构的电路用中低端FPGA，工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号，然后再根据控制信号控制输出时钟在这些时钟之间进行切换，从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。图1 基于高频时钟分频的时钟恢复电路结构图

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY 这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0 即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率) 在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR 时钟合成寄存器、REFDV 时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构 VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00 VCO的频率与VCOFRQ[1:0]对应表

高速串行信号中的时钟恢复重要性_Clock Recovery Primer Part 1

Clock Recovery Primer, Part 1 Primer

Primer https://www.360docs.net/doc/a35157994.html,/bertscope 2Table of Contents https://www.360docs.net/doc/a35157994.html,ed?........................................3How.Does.Clock.Recovery.Work?. (3) PLL-Based Clock Recovery ..............................................4Generic Phased Lock Loop Block Diagram .......................4What it Does .....................................................................4How it Works ....................................................................4What Does a Measured Loop Response Look Like? (5) Examples (6) Example 1: Testing a 10 Gb/s Clock Recovery Circuit (6) Example 2: Behavior of a Clock Data Recovery (CDR) Circuit (8) Where.Does.Clock.Recovery.Appear.in.. Measurements? (12) Loop Bandwidth Setting in Measurements (14) The.Effect.of.Peaking....................................................15The.Effect.of.Transition.Density.and.Anomalous.Clock.Recovery.Behavior.. (16) Pattern Effects ................................................................16Anomalous Locking .. (16) Where.to.Go.Next..........................................................17Acknowledgements.......................................................17References.. (18)

时钟数据恢复(CDR)

时钟数据恢复(CDR) 2009-11-01 21:40 5887人阅读评论(5) 收藏举报测试图形ui产品工作任务近年来，芯片功能的增强和数据吞吐量要求推动了芯片产业从低速率数据并行连接转变到高速串行连接。这个概念被称为SERDES(Serializer-Deserializer)，包括在高速差分对上串行地传送数据，而不是用低速的并行总线。一个典型例子是用单个PCI-Express通道取代数据速率达2.112Gbps的传统32位66MHz PCI总线，PCI-Express可达到4Gbps的数据速率，但仅使用了工作在2.5GHz的4条线。简而言之，SERDES协议允许用较少的引脚实现较高的数据速率。图1给出了各种可能的SERDES接口。这个例子展示了一个网络处理器位于系统中心的高性能电路板。SERDES应用用紫色标明，可以用FPGA实现的芯片用黄色标明。图1：典型的SERDES应用。 SERDES的类型有两种基本类型的SERDES接口：源同步(SS)协议和时钟数据恢复(CDR)协议。这两种类型的主要差别是如何实现时钟控制。源同步接口拥有一个伴随传送数据的时钟信号；CDR 没有单独的时钟信号，而是把时钟嵌入在数据中。即CDR接收器将相位锁定在数据信号本身以获取时钟。表1概括了这两种接口的基本差别。表1：源同步和时钟数据恢复SERDES接口的比较。通常CDR协议运行在较高的数据速率和较长的传送距离，因此带来很大的设计挑战。时钟数据恢复的基础顾名思义，CDR接收器必须从数据中恢复嵌入的时钟。更准确地说，是从数据信号的交换中获取时钟。

CDR发送器首先串行发送数据，然后将数据转换成8b/10b编码方案。编码处理获得8位数据并将其转换成10位符号。8b/10b编码方式可以在数据线上传送相等数目的0和1，从而减少码间干扰，并提供足够多的数据边沿，以便接收器在收到的数据流上锁定相位。发送器将系统时钟倍频至传送比特率，并以该速率在TX差分对上发送8b/10b数据。 CDR接收器的任务首先是在RX差分位流上锁定相位，然后接收器按照恢复的时钟进行数据位对齐，接着用接收器的参考时钟进行字对齐。最后，将数据进行8b/10b解码，供系统使用。在CDR系统中，发送和接收系统通常拥有完全独立的系统时钟。这两个时钟在一个特定的变化范围内非常关键，这个范围大约是数百个PPM。 CDR电路与抖动 CDR接口的主要设计挑战是抖动，即实际数据传送位置相对于所期望位置的偏移。总抖动(TJ)由确定性抖动和随机抖动组成。大多数抖动是确定的，其分量包括码间干扰、串扰、占空失真和周期抖动(例如来自开关电源的干扰)。而通常随机抖动是半导体发热问题的副产品，且很难预测。传送参考时钟、传送PLL、串化器和高速输出缓冲器都对会传送抖动造成影响。对于给定的比特周期或者数据眼，传送抖动通常用单位间隔的百分比或UI(单位间隔)来说明。例如，.2 UI的传送抖动表示抖动由比特周期的20%组成。对于传送抖动而言，UI数值越低越好，因为它们代表较少的抖动。同样地，CDR接收器将指定在给定比特率时所能容忍的最大抖动量。典型的比特误码率(BET)标准是1e-12。接收抖动仍然用UI来指定。较大的UI表明接收器可以容忍更多的抖动。典型的接收器规格是.8 UI，这意味着80%的比特周期可以是噪声，此时接收器将仍然能够可靠地接收数据。抖动通常用统计钟形分布来量化，该分布在其定点处有理想的边沿位置。 SERDES测试与眼图由于抖动是SERDES系统中的一个主要挑战，因此它也是测试和测量的关键所在。通过把高性能的示波器连接到SERDES信号来测量抖动，并观察“数据眼图”(或眼图)。对于一个给定的差分对，眼图仅仅是由多个状态转换的波形图叠加而成。采样窗应足够宽，能够包含图中的两个交叉点。最终得到的画面就象一个眼睛，它提供了信号质量和抖动的直观形象。通常眼睛张得越开，信号就越好。

锁相环原理及应用

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。一、锁相环路的基本工作原理 1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ）鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。鉴相器的电路类型很多，最常用的有以下三种电路．（1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。（2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。（3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

锁相环(PLL)频率合成调谐器

锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。为了保证本机振荡器频率频率稳定，必须加上AFT系统。由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。

二、频率合成调谐器 1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。频率合成的方法有很多种。下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。 2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。当环路锁定时存在如下关系： ∵ fk=f0 / K 式中：fvco为压控振荡器输出信号频率。 fn=fvco / N f0 为晶振基准频率。 fk=fn K为分频系数。 ∴ fvco=N?fo / K N为可变分频器的分频系数（分频比）彩色电视机幅载波恢复电路

串行数据系统中的时钟恢复

串行数据系统中的时钟恢复 Ransom Stephens, Ph.D. 摘要：比特周期，或者说单位时间间隔的定义远没有字面意义上那么简单。如果它仅仅指数据传输速率，那么我们将陷入比现在更糟的境地。在延迟抖动360这方面，经调查研究我们得出了时间间隔的真正含义，以及串行数据系统如何用恢复时钟算法代替独立基准时钟。该研究将揭示时钟恢复算法影响比特误差率、即带宽与峰值（包含振频谱所关联的大部分区域）的关键特征。如图1所示，将接收器看作一个用时钟定位样本的时间坐标的装置，以便比较器判断该时刻信号电压大于或小于指定临界值。若大于，接收器将赋值1，小于，赋值0。设定电压临界决策非常简单——对于不同的系统临界值几乎全为0，而样本点的时间定位则非常微妙。这就是时钟恢复的便利之处。图1：串行数据接收器简化图假设有一带绝对外置基准时钟的单体系统，如图2a所示。如果我们将时钟相关相位调整与输入数据转换相同位，那么将得到接收样本的时钟下降沿，样本点将位于每比特中心位置，如图2b。此系统的

单位间隔即与标称数据速率互等。这是平常我们提起时间位时脑中所映射的概念。这种想法很容易理解，但却有些瑕疵。第一个问题就是，均为发射器和接收器提供绝对外置时钟需要一根额外的数据线以及一个昂贵的低振频时钟。额。。。我说了“昂贵”这个词吗？？但最大的问题是，这样完美的外置时钟却加大了比特误码率！图2：(a) 带外置时钟的系统(b) 为样本点设置时间定位如果我们将样本点设定在逻辑转换实际发生点之后的半比特，而非他们转换前时刻之后的半比特，我们将得到神马呢？这样的话振动

延迟将没有一点差错！在这种理想状态下，我们可以触发逻辑转换，和样本的半比特周期延迟。样本点应该与数据保持同等振动频率，而信号波动则决不能超过样本点。唯一需要付出的代价，只是一个更复杂的单位间隔定义而已。当我们以数据自身恢复时钟时，我们可以达到这样的理想境地。一个无限带宽时钟恢复系统会触发数据转换的时钟信号，并且样本点计时和数据振频相同。如果数据与时钟拥有同等振动频率，那么他们的波动将会一致，因此位元的识别虽非理想状态但也处于最佳点——时钟振动与数据振动保持一致，比特误码率也不会受振动影响。在现实情况中，当无限带宽时钟恢复循环时，低频率振动是随数据变化的。只有当振动频率高于时钟恢复带宽时才会出错。不仅时钟重建减少了比特误码率，还允许时钟应用有许多振动叠加，此外它不需要以追踪器或者电缆将时钟信号从转换器传到接收器。时钟恢复时钟恢复有两种基本类型，一种是自然模拟，比如锁相环，另一种是则更为数字化。数字化指的是时钟由多重不连续样本重组而成，而非那些连续类比数据信号。尽管涉及许多专利技术但相位内插器是个人尽皆知的好例子。操作上锁相环和内插器最大的不同在于成本，而理论上最大的差异是减弱参数化和模型。相比锁相环，内插器通常有更快的击发间隔，并消耗更少的能量，对表面积的需求低，这意味着更设计上更低的支出。与任何循环单元一样，一个设计优异的内插

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

锁相环频率合成器

锁相频率合成器的设计引言：锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。一．设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告二．设计方案原理框图如下：由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。三．电路原理与设计（一）晶体振荡器的设计用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示：（二） M 分频电路

分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下：数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。

无线通信-数字通信系统中的符号时钟恢复技术

数字通信系统中的符号时钟恢复技术宋雪桦1 潘波2 （1江苏大学计算机与通信工程学院；2江苏大学理学院，江苏镇江212013）摘要：在数字通信系统中，由于有高斯噪声和多径的影响，接收信号产生损失，从而导致时钟信号的提取更加困难，而时钟信号的不准确性会降低整个系统的性能。本文我们给出一种改进的时钟恢复算法原理，算法主要包含简单有效的插值滤波模块，改进的Gardener 算法和快速收敛的PLL。该算法可以适用于宽带无线通信系统中的数字接收机中，采用该算法的数字接收系统已经用FPGA验证通过。关键词：时钟恢复，改进Gardener算法，环路滤波，插值滤波，正交幅度调制中国分类号：TN914 文献标识码：A Timing Recovery In Digital Communication Systems Song xuehua1, Pan bo2 (1.College of Computer Science and Communication Engineering, Jiangsu University, 2. Faculty of Science, Jiangsu University, Zhenjiang 212013,CHINA) Abstract: In digital communication systems, since the signal of the receiver is disturbed by the Gauss noise and multipath interference, it is difficult to detect the timing of the transmitted data symbol. The inaccurate timing will decrease the system performance. A new asynchronous symbol timing recovery scheme is proposed for a 64QAM receiver in this paper. The scheme includes a simplified and efficient interpolation filter, an improved Gardener method and a fast converging PLL. The scheme can be applied to wideband wireless communication and a system including timing recovery has been verified by an FPGA-based prototype with real data. Key words: Timing Recovery, Improver Gardener Interpolation Filter, PLL, QAM 1引言在数字通信系统中，时钟同步技术非常重要。接收机中的符号速率必须和发射机中的符号速率一致，才能实现正确的解调。时钟恢复算法就是从接收到的数字信号中提取时钟信息来调整接收机的符号时钟频率，实现收、发符号时钟匹配。传统的模拟同步是通过调整A/D转换器的采样时钟来实现接收机和发射机时钟同步，这种方法也称同步时钟恢复算法。本文我们提出的方法属于异步时钟恢复算法。接收机的A/D采样时钟频率固定，当信号经过时钟恢复模块后，信号不仅被插值到理想的采样点，而且对应的时钟频率也调整到和发射端匹配。和传统的时钟恢复算法相比，这种异步时算法具有很多优越性。首先异步时钟恢复算法比同步的跟踪和同步时间短，因为传统同步算法从信号输入到反馈调整采样频率需要经过多个功能模块，如数字下变频器，匹配滤波器等，而异步时钟恢复算法只是在时钟恢复模块内调整时钟频率，反应快，跟踪和同步时间短。其次异步时钟恢复算法能够根据计算出来时钟频率和相位的偏差，自动调整时钟信号，调整范围大而且硬件实现简单。此外随着超大规模集成电路和高速信号处理技术的迅速发展，也使得这种全数字的异步时钟恢复算法实现的成本和硬件代价进一步降低。现在采用异步时钟恢复算法的解调器也越来越多。本文提出了适用于QAM解调系统的改进异步时钟恢复算法包括改进的Gardener时钟误差检测算法[1]，环路滤波和插值滤波。时钟恢复算法处理速率是符号速率的偶数倍，本文采用符号速率的两倍，用synopsys公司CCSS仿真平台进行了仿真，同时通过了FPGA验证。 2、改进的异步时钟恢复算法图2是数字接收系统的方框图。虚线部分为异步时钟恢复模块，它是一种反馈结构，接收机中的输入信号是中频模拟信号，用A/D转换器使之变成数字信号，经过下变频器后生成I、Q两路基带信号。然后通过匹配滤波器，输入到时钟恢复模块，其信号频率为符号频

PLL锁相环时钟设定

PLL锁相环时钟设定未配置锁相环时(OSCCLK_PLLSEL=0)：总线频率=外部晶振频率(OSCCLK)/2 配置锁相环时(OSCCLK_PLLSEL=1): 系统时钟由锁相环提供，总线频率=倍频后频率(PLLCLK)/2 时钟频率计算方法 Fvco=2*Fosc*（SYNDIN+1）/（REFDIV+1） Fpll=Fvco/（2*POSTDIV）当POSTDIV=0时，Fpll=Fvco Fbus=Fpll/2 CRGFLG_LOCK==1时，说明PLLCLK稳定，可输出。锁相环从设定到稳定需要时间，故期间应加几条空语句。例程： void CLK_Init(void) { CLKSEL=0x00; //选择OSCCLK为系统时钟源16M PLLCTL_PLLON=1; //开启锁相环，锁相环电路允许 //频率设定80M时 SYNR = 0xc0 | 0x09; REFDV = 0x80 | 0x01; POSTDIV = 0x00; // PLLCLOCK=2*osc*(1+SYNR)/(1+REFDV)=160MHz; _asm(nop);_asm(nop); while(!CRGFLG_LOCK); // 时钟频率已稳定，锁相环频率锁定CLKSEL_PLLSEL=1; //使能锁相环时钟 }

PWM模块 PWME：PWM允许寄存器，置1时允许输出。 PWMPOL：极性寄存器。置1时首先输出高电平。 2、3、6、7、置1时clock SB 作为时钟源，置0时clock B作为时钟源 PWMCAE：居中对齐允许寄存器，只有当通道输出禁止时才能设置此寄存器置1时为居中对齐，置0时左对齐 PWMSCLA：比例因子寄存器A；用于提供clock SA的比例因子 Clock SA的时钟频率= clock A/（2*PWMSCLA）当PWMSCLA为0时比例因子默认为256. CLOCKSB 计算方法类似，寄存器为PWMSCLB。PWMCNTx：通道计数寄存器，一般设置值为0x00； PWMPERx：周期寄存器；左对齐时周期计算方法：PWMxPeriod=指定时钟周期乘以PWMPERx的值居中对齐时=指定时钟周期乘PWMPERx的值再乘2；

Keysight 电和光时钟恢复解决方案技术资料

高达 64 GBd 的电和光时钟恢复解决方案：–支持 NRZ 和 PAM4 信号–集成 O/E 和时钟恢复设计 –光分路器：集成或外置 — 用户提供–超低残余随机抖动 < 100 fs RMS –抖动频谱分析（JSA ）功能 –支持一致性操作的黄金锁相环（PLL ）高达 32 GBd 的 N1076A 电时钟恢复仪器高达 32 GBd 的 N1077A 光/电时钟恢复仪器高达 64 GBd 的 N1076B 电时钟恢复仪器高达 64 GBd 的 N1078A 光/电时钟恢复仪器技术资料是德科技电和光时钟数据恢复解决方案

目录电和光时钟恢复解决方案 (3) 时钟恢复能做什么？ (4) 为何使用时钟恢复？ (4) 电时钟恢复 (5) 光/电时钟恢复 (6) 表征下一代接收机和发射机 (8) 应用示例 (11) N1076A 技术指标 (12) N1076B DCA-M 技术指标 (13) N1077A 技术指标 (15) N1078A DCA-M 技术指标 (17) 订货信息 (21) 附件 (23)

电和光时钟恢复解决方案是德科技的时钟恢复解决方案提供广泛的数据速率范围，非常适合用于计算机、数据通信和通信标准的多种发射机和接收机测试设置。是德科技的电时钟恢复解决方案为电非归零（NRZ ）和脉冲幅度调制 4 电平（PAM4）信号提供时钟恢复功能。是德科技的光/电时钟恢复仪器集成了电时钟恢复仪器和放大的光电（O/E ）转换器，使其能够同时适用于光和电应用。提供可选的集成光分路器，可以简化设置、提高易用性。各种机型均包含可调环路带宽和可选峰值，并提供高灵敏度和低固有抖动性能，确保出色的测量精度。可选的抖动频谱分析（JSA ）功能可以深入观察低频抖动的幅度和分布情况，有助于诊断过多抖动的根本原因。从关闭的眼图恢复时钟：N1076B 电时钟恢复仪器包含两个电气输入端上的集成可变均衡器，可以打开关闭的眼图。 PLL 和抖动频谱分析使用是德科技的 86100DU-400 PLL 分析软件支持快速、精确且可重复的锁相环（PLL ）带宽/抖动传输测量。N107x 可配置为抖动接收机，与精密抖动源相结合，例如是德科技的 M8000 系列 BER 测试解决方案，共同创建一个 PLL 激励响应测试系统。PCI Express ? 认可的 PLL 带宽一致性测试采用预配置，具有自动报告生成功能。图 1. 当使用 86100DU-400 PLL 分析软件表征锁相环（PLL ）设计时，N107x 时钟恢复仪器可配置为抖动接收机。抖动传递函数 1050 –5–10–15–20–25–30–35–40 频率（Hz ） 100E+3 1E+6 10E+6 100E+6 幅度（d B ）