高速数字逻辑集成电路
第二章高速数字逻辑集成电路
2-1 概述
任何一个电子学系统的性能总是和本身使用的器件密切相关. 数字逻辑集成电路是数据采集系统的最基本的器件之一, 它的性能好坏直接决定了整个系统的水平, 很显然, 使用低速的数字逻辑器件是不可能构成一个高性能的高速数据采集系统的. 一个优秀的系统设计者, 总是密切注视着器件, 即数字逻辑集成电路和其它集成电路的发展, 不断地采用最新的高速器件, 并将器件的性能用到它的极限.
数字逻辑集成电路的发展与半导体工艺是紧密相连的. 因而有必要讨论一下半导体工艺的历史, 现状和发展趋势.
1974年圣诞节前夜, 12月23日, 世界上第一个晶体管在美国贝尔(Bell)实验室问世. 标志着人类开始进入半导体时代. 其发明者--巴丁, 布拉特恩和肖克利因此获得了1956年的诺贝尔奖金. 由于发明工程器件而获得诺贝尔奖金, 这还是历史上第一次.
五十年代,晶体管在各个方向上全面发展, 功能越来越强, 尺寸和功耗则越来越小.
1958年, 德州仪器公司(Texas Instruments)制造出第一块集成电路(Integrated Circuit:IC), 虽然它仍然很原始, 但却是半导体工业发展的一个重要里程碑.
1960年, 第一个场效应管也在贝尔实验室研制成功.
1971年, 英特尔公司(Intel)发明了第一个微处理器:4004. 第二年, Intel公司又推出了第一个8位微处理器:8008, 随之出现了个人计算机.
六、七十年代, 人们曾根据集成电路中包含的晶体管数将其分类, 即:
小规模集成电路(Small scale Integrated Circuit: SSI): 1960年. 每片一般不超过100个晶体管.
中规模集成电路(Middle scale Integrated Circuit: MSI): 1966年. 每片中晶体管数在100-1000个之间.
大规模集成电路(Large scale Integrated Circuit: LSI): 1969年. 每片中晶体管数在1000-10000个之间.
超大规模集成电路(Very Large scale Integrated Circuit: VLSI): 1975年. 每片中晶体管数超过10000个.
半导体工业的飞速发展, 今天集成电路的规模已远远超过这些分类的含义. 九十年代初, 在一片硅芯片上已可做出四百万个晶体管.
目前, 半导体工业的主要材料是硅, 其制造工艺主要分为两大类: 双极型(Bipolar)和单极型(Unipolar)半导体器件。这样的分类是基于半导体器件内导电机制的不同。在双极型半导体器件里, 既有电子导电, 也有空穴导电, 一个晶体管里有两种极性的载流子,
所以被称为双极型晶体管, 普通的NPN 型晶体管, PNP 型晶体管都是这种双极型半导体器件。单极型半导体器件中只有一种载流子参与导电，电子或空穴, 如通常的MOS 晶体管(Metal-Oxide-Semiconductor，简称:MOS, 金属氧化物半导体)。N型MOS为电子导电, P型MOS为空穴导电, 而CMOS则是将N型MOS和P型MOS器件做在一片硅片, 形成互补的MOS器件。由于单极型半导体器件是用电场控制电流而工作的, 所以也常常称为场效应晶体管。
双极型半导体器件的特点是速度快,功耗大,集成度相对较小。普遍使用的TTL型数字逻辑集成电路和速度很快的ECL型数字逻辑集成电路都是双极型的。
单极型半导体器件的特点是电路制作比较简单, 因而集成度较高, 同时功耗也小, 其不足之处是速度上不如双极型半导体器件快。
MOS半导体器件有一个重要的特点, 即所谓的尺度特性。它指的是若把半导体线路的尺寸和极电压成比例地减小, 电路特性不变。这是因为MOS半导体器件是一种电压控制器件, 信号与尺寸一同减小, 材料内部的电场强度不变, 性能也就保持原样。MOS器件的尺度特性驱使人们追求越来越小的线宽。线宽减小时, 芯片上的晶体管数按指数增长, 因而大大提高了集成度。而载流子传输距离缩短,电路的速度就加快。并且电源电压可相应降低, 这样就减低了电路的功耗。
线宽的减少使得速度提高, 功耗降低和集成度增加, 因而在很大意义上, 线宽的大小就代表了半导体工艺的水平, 目前最先进的工艺的线宽已减少到0.25um, 并且还在进一步地减少。
在高速数据采集系统设计中，目前常用的数字逻辑集成电路大致分三种类型:
1. 晶体管--晶体管逻辑(Transistor-Transistor Logic, 简称:TTL)
TTL数字逻辑集成电路属于双极型半导体器件, 是第一代成熟的数字逻辑集成电路, 目前已形成为门类齐全、庞大的数字逻辑集成电路系列。从最早的74/54系列, 到速度最快的74/54F系列和74/54ALS系列，应用极其广泛，遍及电子学的所有领域。
2. 新型的高速CMOS逻辑
直到80年代初期, 双极性数字逻辑集成电路仍然是高速数据采集系统设计的唯一选择。CMOS数字逻辑集成电虽然功耗极低，但其速度太慢, 十倍于双极性电路，因而只能在功耗要求非常优先, 速度要求不高的地方上应用。然而随着高性能、短构道长度的CMOS技术的发展，情况开始发生变化。1982年，国家半导体公司 (National Semiconductor)的前身仙童公司(Fairchild Semiconductor)开始开发新型的CMOS器件, 经过三年时间的研究, 于1985年正式推出了新型的FACT(Fairchild Advanced CMOS Technology)系列。FACT 是一个高速、低功耗的CMOS数字逻辑集成电路系列。除了低功耗以外, 早期的FACT逻辑系列与74F系列极其相似。
3. 射极耦合逻辑(Emittor-Couple-Logic, 简称:ECL)
2-2 高速TTL数字逻辑集成电路
2-3 FACT高速CMOS数字逻辑集成电路
如前所述, 直到80年代初期, 在高速电路设计中是不考虑单极性类型的数字逻辑集成
电路的。而普遍使用双极性数字逻辑集成电路，如74FXX系列、74SXX系列、74ALSXX系列
和ECL的10K系列和100K系列等。1985年，新型的CMOS器件: FACT数字逻辑集成电路的推出, 改变了这一局面。突然, CMOS的FACT系列变成了最快的TTL电平的数字逻辑集成电路, 而
双极性TTL器件则成了中速电路。这一切变化发生的如此之快，其原因在于CMOS技术发展
的潜力远远优于双极性半导体技术发展的潜力。
半导体技术的发展在很大程度上取决于光刻技术的发展。光刻技术越精细，则所能产
生的最小特征尺寸就越小。这样，同样功能的器件就可以做得越小。器件尺寸越小, 其速
度自然也就越快。然而, CMOS和双极性器件是不一样的。在相同尺寸减少情况下，CMOS器
件的性能改善要远远超过双极性器件的性能改善。
在双极性器件中，门电路的延迟时间由器件的电容除以流过该器件的电流所决定, 即: C/I。为了改善速度, 人们应当增加电流并且减少电容。实际上，增大电流已不可能, 因
为目前的电流水平已经到了封装工艺所允许的最大值了。对于塑料双列直插封装(PDIP)来说,大约是100—150 MA。增加速度的另一途径是通过减少尺寸来减少电容, 但这也有一个
限制,器件必需有一个最小尺寸来支撑其流过的电流。这个最小尺寸决定了最小的电容，
这就是所谓的速度—功耗乘积限制。基于这个限制，若进一步减少器件尺寸，自然电容会
减少，但电流也必须相应减少。由于电容的减少和电流的增大相互矛盾，导致了双极性
TTL电路在很长时间里改善甚微。1965年，7400器件的延迟传输时间为20多ns，今天，
74F00器件的延迟传输时间为5ns。为四十年前的四分之一。
对于CMOS器件，门延迟时间由沟道电阻和门电容的乘积决定。尺寸的减少将使CMOS器
件的沟道电阻和门电容都相应减少。其结果，门延迟时间的改善差不多与尺寸减少量的平
方相关。例如，当CMOS的尺寸减少10％，其沟道电阻至少减少10％，门电容也减少10％，
因此，10％的尺寸减少导致了20％的延迟时间减少。当CMOS线宽从3μm减少到1μm时，其
性能则提高了一个数量级。正因为如此，1975年，CMOS的门延迟为50ns，而10年后，1985
年则减少到5ns，其改善速度大大高于双极性电路。
不象双极性器件，CMOS器件不受速度—功耗乘积所限制。CMOS器件是压控器件，只有
在开关状态时，CMOS器件才消耗功率。而双极性器件是电流放大器，静态时也要有电流通过。当功率可以不受限制时，双极性器件可以工作得非常快，象单个晶体管和小规模逻辑
器件。然而当芯片尺寸增加时，外壳封装的功耗散热限制将速度—功耗乘积变为速度—密
度乘积，芯片越大，速度越慢。这是由于即使芯片不处于开关状态，所增加的每一个门都
要消耗能量。
FACT器件最早是由仙童半导体公司于1985年推出的。早期的FACT采用1.3μm光刻技
术，在速度上已与74F系列TTL器件相当，功能上也与74系列TTL器件兼容，但其逻辑电平
仍CMOS的，与电源大小相关，和普遍使用的TTL器件逻辑电平并不兼容。很快，国家半导
体公司推出了与TTL电平相兼容的。ACT系列采用5V电源，输入是TTL逻辑电平，但其输出
摆幅较大，从地电平到4.5V。1989年，国家半导体公司又推出了两种新的FACT系列，即ACQ/ACQT系列和FCT系列。ACQ/ACQT系列采用所谓的Quiet Series技术，由亚微米技术制造。增加了噪声容限，提高了抗电磁干扰和CMOS自锁的能力。速度上也好于早期的AC/ACT 系列。不过, ACQ/ACQT系列输出电路的结构和逻辑电平仍与AC/ACT系列完全相同。FCT系统是与TTL全兼容的FACT器件。FCT系列也采用了与ACQ/ACQT类似的技术，因而具有
ACQ/ACQT的优点。除此之外，FCT系列的速度更快，成为各种CMOS和TTL系列中最快的数字逻辑集成电路，并且其输出电流也是最大的，为64/48 mA，是替代双极性高速TTL(如74F 系列)的最佳选择。FCT系列器件的一系列优点，特别是高速度和低功耗的结合，使得它在高速数字电路设计中很快流行起来。本节将重点介绍FCT系列高速CMOS数字逻辑集成电路的原理，特性和使用条件。
一. FCT电路结构
FCT逻辑是由标准的输入电路，输出电路和完成相应TTL逻辑功能的功能电路三部分组成。图2-3-1是一个FCT 244的例子。FCT 244是一个8位总线驱动器，由图2-3-1可看出，它由输入缓冲器、244逻辑和输出驱动电路组成。
Input B uffer244 L ogic
D ata In
/O E D ata O ut
图2-3-1 FCT电路结构
一. 输入特性
FCT系列数字逻辑集成电路的输入特征由输入缓冲器决定。图2-3-2是一个简化的输入缓冲器的电原理图。它由输入下冲箝位电路、反相器和回滞电路构成。Array
T T L In
T C irc u it
图2-3-2 简化的输入缓冲器电原理图
反相器的功能是给输入信号提供一个阈值电平，其值为+1.4V，与TTL逻辑相兼容。调整PMOS和NMOS晶体管: MP1和MN1的沟道长度，即可获得这一阈值电平。该电平将被后面由MP2和X1构成的回滞电路所影响。当输入信号为高电平，并将由高电平向低电平变化时，反相器输出为低，回滞晶体管MP2截止，不影响反相器。此时输入缓冲器的阈电平仅由MP1和MN1决定，为+1.4V。当输入信号为低电平，并将由低电平向高电平变化时，反相器输出为高，MP2导通，MP2影响了MP1和MN1，导致阈电平有0.2V的增加，即当输入信号由低电平向高电平变化时，阈电平为+1.6V。两个不同的阈值形成了一个200MV的回滞电压。因而减少了电路在阈值区时的噪声灵敏度，提高了抗干扰能力。
当输入信号逻辑“0”电平或逻辑“1”电平时，输入缓冲器中没有电流通过。这是因为当输入信号逻辑电平“0”时，MN1截止，没用电流通道，因而MP1和MP2都没有电流；反过来，当输入信号逻辑“1”电平时，MP1和MP2均截止，因而也没有电流。即静态输入电路中电流为零。当输入信号介于逻辑“0”电平或逻辑“1”电平之间时，MP1和MN1都部分导通，电流由Vcc流到地。当输入信号由逻辑“0”电平向逻辑“1”电平变化时，电流Icc 在当输入信号为1.6V时达到峰值；反过来，当输入信号由逻辑“1”电平向逻辑“0”电平变化时，在1.4V 时达到峰值。图为输入信号由逻辑“0”电平向逻辑“1”电平变化时的电流Icc的变化。
输入箝位
当输入信号为负的时候，箝位管MN2，N沟道MOS管导通，将负向信号短路，可有效地减少信号的负向下冲，即所谓的“Undershoot”, 这样可以减少系统噪声。
图2-3-3表示了输入电路的伏-安特性。由图2-3-3可以看出，当输入信号V
i
为-1V时，MN2管导通，电流迅速增大（负值）。静态时，输入电流很小，一般在几个 A的量级。二. 输出特性
图2-3-4是简化的输出电路原理图。类似于TTL电路的“图腾”结构，FCT输出部分有两部分组成：“Pull Up”电路和“Pull Down”电路。“Pull Up”电路决定了输出高电
平V
O H 的特性，而“Pull Down”电路则决定了输出高电平V
O L
的特性。
“Pull Up”电路由一个单晶体管构成（MN3），当输出为高电平时，MN3导通，在空载时将输出拉到4V左右，在正常负载下输出高电平为3.5V。图2-3-5输出高电平时的伏-安特性。
Pull Down”电路由两部分构成：初始下拉电路和主下拉电路，形成一个两步下拉驱动机制。初始下拉电路由MN1, MP13和MN13晶体管构成，其中MN13和MP13组成反相器电路。主下拉电路与初始下拉电路结构上类似，MP1 和MN4 组成反相器，MN2 是主下拉晶体
管。不同点是主下拉电路多了电阻R
1和电容C
1
。当输入信号为高电平时，两个反相器输
出低电平，使得MN1和MN2均截止，即高电平输出时其特性由MN3决定；当输入信号为低电
平时，两个反相器输出高电平，但由于电阻R
1和电容C
1
的作用，MN1先于MN2导通，先提
供一个适度的下拉驱动，而后MN2才导通。这种两步下拉驱动机制的目的是适度控制输出
由高到低时的瞬跳，以减少地反弹噪声。MN2延迟导通的时间有电阻R
1和电容C
1
的数值决
定，通过调节R
1
的大小使得电路的速度和地反弹噪声之间达到最佳平衡。
O u t
In
图2-3-4 简化的输出电路原理图
扇出能力（Fanout）
数字逻辑集成电路的扇出能力指的是一个器件能够驱动多少同类器件的能力。被驱动
的器件越多，说明该器件的扇出能力越大。扇出能力的大小主要取决于器件的输出电流和
输入电流。FCT 器件的输出电流为48mA或64mA, 输入电流的最大值仅为5 A，因此FCT器件
的扇出能力是非常大的。
对于高速数字逻辑器件，并不能反映出器件的实际工作情况，人们通常把这种简单的
输出电流与输入电流之比称为直流扇出能力。像FCT这样的高速CMOS器件，决定器件实际
扇出能力是所谓的交流扇出能力。它指的是在保证器件的交流特性条件下（主要指速度指标）驱动同类逻辑器件的能力。对于FCT器件，其交流指标是在允许50pf电容负载条件下
给出的。FCT器件的输入电容大约在5~7pf，这意味着FCT器件只能驱动7~10各同类型器
，当负载电容件。超过这个数目，其交流指标就不能保证。如：器件的传输延迟时间t
p d
超出50pf后，每增加100pf的附加电容负载，t
便增大2ns。
p d
尽管如此，高直流扇出能力对驱动低阻负载，或者是电阻端接的负载（例如：电缆的
阻抗匹配电阻，背板总线的阻抗匹配电阻）是非常有用的。更为典型的应用是驱动高容
性、没有端接的负载，FCT的大电流输出确保它能够驱动这样的高容性负载。例如：一个100pf的容性负载，若需要5ns的下降时间，则需要的驱动电流为：（3.5/5）X 10 = 70mA, 如果器件不能提供这样的大电流来提供容性负载的快速充、放电，则器件的高速特性会由
于负载电容的增大而迅速下降。
2-4 ECL电路的原理及设计方法
ECL电路(Emitter coupled logic), 即发射极耦合逻辑电路, 是一种非饱和型的数字
逻辑集成电路。与TTL电路不同, ECL电路内部的晶体管工作在线形区或截止区, 从而从根
本上消除了限制速度提高的少数载流子的“存储时间”。因此, ECL电路是现有各种实用
数字逻辑集成电路中速度最快的一种, 也是目前唯一能够提供亚毫微秒开关时间的实用数字逻辑电路。
ECL电路是美国Motorola 公司在1962年推出的。三十年来, Motorola 公司先后推出了六代ECL产品,如下所示：
1962年 : MECL I 系列
1966年 : MECL II 系列
1968年 : MECL III 系列
1971年 : MECL 10k系列
1981年 : MECL 10KH 系列
1991年 : ECLinPS 系列
ECL的高速特性, 使得它在现代数字系统设计领域中得到了广泛地应用, 许多公司也先后开始生产ECL数字逻辑集成电路, 如仙童公司(Fairchild)、Signetics 和 Synergy 公司等, 特别是仙童公司推出的100K系列, 成为当时速度最快的ECL系列, 其典型传输延迟时间为700ps。
本节以Motorola 公司的MECL 10K 系列为主, 介绍ECL 电路的原理和使用。
一. 电路的基本原理
（一） ECL 基本电路的电路结构
图2-4-1 是MECL 10K 系列中典型的基本门电路的原理结构图。电路由三部分组成: 差分放大器输入电路、温度--电压补偿偏置网络和射极跟随器输出电路。
差分放大器输入电路由电流导引元件，晶体管T1～T4, 固定偏压晶体管T5，电阻
R E，R C1和R C2，输入下拉电阻R P等组成。其中T1～T4和T5的发射极连接在一起, 通过耦合电阻构成输入差分放大器，R C1和R C2分别是T1～T4和T5的集电极负载, 形成电流导引电路。这里R E>>R C1,R C2，因此具有很强的负反馈, 不仅使ECL电路的输入阻抗很高, 而且能使晶体管可靠地工作在线性放大区,以获得稳定的性能。
输入下拉电阻R P的作用是给不同的输入端所接的晶体管的基极漏电流I CBO提供一条电流通路, 使不用的输入晶体管完全截止, 以避免电流I CBO在输入电容上建立过量的电荷, 从而防止电路因输入端“浮空”而出现所谓的“浮空输入失真”, 以便提高电路的抗干扰能力。
温度--电压补偿偏置网络由晶体管T6、二极管D D
1,2和电阻R1，R2和R3组成,其功能是为输入差分放大器提供一个固定的参考电压V BB，其数值被调整为ECL信号逻辑电压摆幅的中间值(-1.29V)。分压线路内的二极管对T6管起温度补偿作用。由于它们具有相同的结温度特征, 当温度上升时, T6的V BE减小, 使V BB上升; 但D1,D2的正向压降V D也随之下降, 因而补偿了由于T6的V BE减小而引起的参考电压V BB的上升。在一定d的温度范围内, 不论温度如何变化, 该补偿电路可使V BB和逻辑电压摆幅的中心值保持一致。该
电路的另一特点是能够适量地跟踪电源电压的变化, 使其不至于因电源变化而显著影响电路的特性。
输出电路是由T 7，T 8晶体管组成的两个射极跟随器电路。这部分电路主要有两个作用:
? 将差分放大器的输出电平经电平偏移后变为ECL 电路的标准输出电平, 使其与被
驱动的下一级电路的输入电平相匹配。
? 隔离差分放大器集电极结点与负载电容, 提供电流放大和低输出阻抗, 形成很强 的输出驱动能力。
ECL 电路的电源供电与TTL 不同: V =-5.2V EE , 而V CC 1
和V CC 2
通常接地。
(二)电路工作原理
ECL 电路的逻辑电平规定为:
“0”= -1.75V = 低电平 “1”= -0.9V = 高电平
在电路分析中,我们可以考虑两种情况。
1. 所有输入电平均为逻辑“0”, 即V V V IL in IL min max ≥≥
由于T 5晶体管基极电压是V bb , 则T 1～T 4和T 5的射极电压V E 就被V bb 所固定, 有:
V V V V V V E bb be =-=--=-512908209...
很显然, 由于V E 比ECL 逻辑“0”电平要低, 则T 1～T 4晶体管均不导通, 这时射极电
阻R E 上的电流I E '
为:
I V V R V V m A E E E E E
'
()
.(.)
=
-=
---=209527794Ω
则电阻R C 2上电压为:
V I I R I R m A V R C B E C E C 2224245098=+≈=?=?().Ω
因为V V C C 20=, 所以T 5集电极的电压为 0 - 0.98V = - 0.98V ，T 8的射极电压，即输出电压为：
V V V V V V O R be 88098098077175=--=--=-....
由于T 1～T 4晶体管均截止, 则集电极电阻R C 1上仅有T 7晶体管基极电流通过, 其压降约为0.05V, 所以它们的集电极电压为:
0 - 0.05V= - 0.05V
T 7晶体管射极电压, 即输出电压V ONOR 为:
V V V V V V ONOR be =--=--=-005005087409247....
由以上分析可知: 当四个输入全为逻辑“0”时, 输出端(OR 端)为逻辑“0”(-1.75V), NOR 输出端为逻辑“1” (-0.924V)。
2. 若四个输入端中至少有一个输入处于高电平, 即逻辑“1”, 这时有:
V V V IH in IH min max ≥≥
由于一个V V in bb > 则该晶体管导通, E V 跟随该 in V 上升,使得T 5截止。这时流经射极电阻R E 上的电流I E 为:
I V V R V V V R V V V
mA E E EE
E
in be EE
E
=
-=
--=
--+≈0908*******....Ω
所以电阻R c 1上压降为：
V I I R I R mA V R e b C e C C 1
1
7145220098=+?≈?=?=()..Ω
T 7射级电压，即输出电压V NOR 为： V V V V V V NOR RC be =--=--=-009807717517...
即该输出为逻辑“0”。
由于T 5截止，其集电极电阻R c 2上仅流过T 8基极电流，T 8射极电压，即输出电压V OR 基本上由T 8的V be 决定，即：
V V V V OR be =--==-000509248..
该输出为逻辑“1”。
从以上分析可知，当全部输入为逻辑“0”时，T 8射极输出为逻辑“0”，T 7射极输出为逻辑“1”；而当输入中至少有一个为逻辑“1”时，T 8射极输出为逻辑“1”，而T 7射极输出为逻辑“0”。显然基本门电是“或”逻辑，T 8射极输出为“或”逻辑，T 7射极输出为“或非”逻辑，两个输出为互补输出。
图2-4-2是ECL 基本门电路的符号表示:
O R
N O R
图2-4-2 ECL 基本门的电路符号
当ECL 电路输入为不同的逻辑电平时,电路工作状态不断改变,驱使电流I E 时而从晶体管 T 1～T 4 流过,时而从晶体管T 5流过.就象开关切换一样,因而人们把这种差分开关电路叫做电流型开关逻辑,也常叫做电流开关对。
实际应用时,总是希望两个集电极电压的高电平和低电平值对应相等,由上述分析,高电平值都是近似为0V ,因此总是相等的。但是低电平值分别为-?I R E C '2和-?I R E C 1, 因为I I E E >',所以为保证两个集电极的低电平相等,就必须有:
I R I R E C E C '?=?21
即： R R I I C C E E
1
2
='
就是说要求R C 1的值略比R C 2少一些,其比值符合上式,并且相对精度要求也比较高。如图2-4-1的电路中,R C 1220=Ω，R C 2245=Ω。
(三) 电压传输特性
电压传输特性又叫电压转移特性, 是电路的基本特性之一. 它表示电路输出电压和输入电压之间的关系。对ECL 基本门电路来说, 实际上有两条电压传输特性曲线, 一条对应于“或”输出与输入之间的电压关系，一条对应于“或非”输出与输入之间的电压关系。
图2-4-4给出了Motorola 公司MECL 10K 系列基本门电路的电压传输特性曲线. 横轴是输入电压, 纵轴是输出电压. 在图中的横轴和纵轴上分别标有四个电参量, 它们的含义如下:
对于输入电压, 有:
V IL m in : 在电源电压值、所规定在高电平输入电压情况下各种电路性能指标均可以
得到保证的情况下，低电平输入电压的最小值(或者说, 低电平输入电压的 最负值)。
V IL m ax : 在电源电压值、所规定在高电平输入电压情况下各种电路性能指标均可以 得到保证的情况下，低电压输入电压的最大值(或者说,低电平输入电压的 最正值)。
V
IH min
: 在电源电压值、所规定在高电平输入电压情况下各种电路性能指标均可以得到保证的情况下，高电平输入电压的最小值(或者说: 高电平输入电压的最
负值)。
V
IH m ax
: 在电源电压值、所规定在高电平输入电压情况下各种电路性能指标均可以得到保证的情况下，高电平输入电压的最大值(或者说: 高电平输入电压的
最正值)。
对于输出电压, 有:
V
O L m in
: 对于给定的输入电压, 输出低电平电压的最小值.
V
O L m ax
: 对于给定的输入电压, 输出低电平电压的最大值.
V
O H m in
: 对于给定的输入电压, 输出高电平电压的最小值.
V
O H m ax
: 对于给定的输入电压, 输出高电平电压的最大值.
以上的定义可以这样理解: 当 ECL 基本门电路输入电压电平相继为V
IL m in 和V
IL m ax
时, 其“或”输出电平将保证在V
O L m ax 和V
O L m in
之间, 而“或非”输出电压电平保证在
V
O H m ax 和V
O H m in
之间；反过来, 输入电压电平分别为V
IH min
和V
IH m ax
时, “或”输出
电平保证在V
O H m ax 和V
O H m in
之间, 而“或非”输出电压电平保证在V
O L m ax
和V
O L m in
之间。
当输入电压从V
IL m in 开始增加后, 在未达到V
IL m ax
时, 输出电压没有变化. NOR 输
出保持为高电平(逻辑“1”), OR 保持为高电平(逻辑“0”)。
当输入电压到达V
IL m ax
后, 输出电压开始变化。NOR 输出电压向反电压变化，而OR 输出电压向正电压变化。输入电压在未达到-1.4V 时, 这些变化是非线性的, 变化比较缓慢。
输入电压继续增加, 达到-1.4V 时, ECL 电路进入线性区. NOR 输出电压迅速地向负电压方向线性变化. 而OR 输出则正相反。这个线性区大致为200mv 范围. 当输入电压达
到-1.2V 时, NOR 输出电压已下跳到V
O L m ax ，而OR 输出则上升到V
O H min
。在线性区内,
两条传输特性曲线交汇点对应的输入电压值则是所谓的ECL 阈电平V
bb
(-1.29V)。
输入电压继续增大, NOR 和 OR 输出则继续向负电压和正电压方向变化, 但输出电压已是非线性的. 变化速度边减慢。
当输入电压到达时V
IH min
, NOR 或 OR 输出的状态变化已基本完成, 分别处于低电平
或高电平状态。在V
in
继续增大时, 两个输出电平还会沿着原变化方向继续变化, 但变化
已很缓慢。NOR 输出不会越过V
O L m in 。而OR 输出不会越过V
O H m ax
, 直到输入电压到达
V
IH m ax
。
若输入电压继续增加, 当V in 到达-0.4V 时, 电路则出现饱和。NOR 输出会向正电压方向移动。此时OR 输出并不受影响。所以在实际应运时, 应避免这种现象。饱和会降低电路的速度, 并且NOR 的上移减低噪声容限, 甚至破坏正常ECL 的逻辑。
( 四) 噪声容限(Noise Margin)
噪声容限分直流噪声容限和交流噪声容限。直流噪声容限是量度逻辑电路在最坏工作条件下的抗干扰能力的直流电压指标, 它规定了ECL 电路在稳定状态时允许的最大噪声。该参数定义为: 最差输入逻辑电平值(V IH min 或V IL m ax )与在这种输入条件下所能保证的最差输出逻辑电平值(V O H
m in
或V O
L
m ax
)之差, 即:
NM V V NM
V V H OH
IH
L IL OL
=-=-min
min
max max
这里有两个噪声容限定义：NM
H
表示高电平状态时的噪声容限, NM
L
表示低电平状
态时的噪声容限。
图2-4-5 可以帮助我们对以上定义的进一步了解。
先考虑低电平状态。假定门#1 A 点输出为低电平, 这时有V V A B =。很显然, 当达到V IL m ax 时, 由ECL 电路的传输特性曲线, 我们知道，门#2就开始进入曲线的上升阶段，可以说，V IL
m ax
是门#2的一个临界点。电压超过这一点, 门#2 就开始脱离原来低电平状态,
开始向高电平状态转化. 在传输特性曲线上, V IL
m ax
是变化区的左边界。
对于门#1, 在低电平状态时, 它的最差情况是处于V O
L
m ax
。应当注意到V O
L
m ax
比
V IL
m ax
更负一些, 所以当V O
L
m ax
这样的电压加到门#2 的B 点时, 门#2不会发生什么变
化。问题是：若这时有噪声加在门#1输出时, 门#2 是否变化就取决于噪声的大小。只要噪声叠加在V A 后, V A 仍小于V IL m ax , 门#2 就稳定在低电平状态. 一旦噪声叠加在V A 后,
V A 等于或大于 V IL
m ax
, 则门#2 就开始脱离低电平状态, 向高电平状态转化。也就是说,
为了使门#2 开始翻转, 我们需要一个附加的电压, 使A 点电压从 V O
L
m ax
增大到 V IL
m ax
,
这个附加电压大小, 就构成了所谓的噪声容限。所以低电平时噪声容限就被定义为:
NM V V V V mv L IL OL =-=---=max max .(.)14751630155
高电平状态的情况是类似的. 所以有:
NM V V V V mv H OH IH =-=---=max max .(.)0981105125
高电平状态时的噪声容限要小一些。
（五）发射级开路（OE ）输出结构
在ECL基本门电路的原理图中, “或”和“或非”门的输出都是射极跟随器。同普通射极跟随器不同的是, 其输出均为开路输出, 即所谓OE（Open Emitter）门输出。这非常类似于TTL电路中的OC门电路。
ECL电路输出设计为OE门, 其原因有以下二个方面:
1. 由于ECL电路的高速特性, 在ECL系统中, 电路连线必须按传输线特性考虑。为防止反射, 一般需要使用终端匹配电阻。这样匹配电阻同时也成为射随器的负载电阻, 再加一个内部负载电阻就成为多余。当该输出不用时, OE结构则可以减少电源功耗。由于射极跟随器的负载必须接到负电源V
EE
上, 所以一般把匹配电阻（或负载电阻）称为下拉电阻（Pulldown Resistor）。
2. OE门结构可构成“线或”电路,这类似于TTL OC 门组成“线与”功能。图2-4-6
给出了ECL电路构成“线或”功能的原理。
P = G1+G2 = A+B+C+D+E+F+G+H
)
P
图2-4-6 ECL“OE”结构组成“线或”电路.
采用“线与”结构的主要优点是可以减少门电路数, 逻辑级数, 从而在完成相同逻辑功能的情况下可以节省功耗并减少门延迟, 从而保证系统的高速特性。
使用OE输出时, 应注意以下几个方面:
<1> 电源V
TT
在双层板成多层板中, 芯片之间的连线特性阻抗都比较少, 从几十Ω到100Ω左右, 因而匹配电阻的阻值都比较少。这就带来了一个问题, 匹配电阻（负载电阻）上流过的电流
太大。例如, 当R
L =50Ω时, R
L
上流过的最大电流是当电路输出为高电平(-0.9V)时,这时
候有:
I
V V
m A
R
L
=
---
=
0952
50
86
.(.)
Ω
对于一个普通的四-两输入的或门电路, 如MC10103, 当其4个门全用上时, 仅匹配电阻上的电流之和则高达344mA, 功耗是非常大的。为此人们通常另外用一个 -2V 电源V
TT 作为下拉电阻的电源。这时有:
I
V V
mv
R
L
=
---
=
092
50
22
.()
Ω
电流仅为采用V
EE
时的1/4. 这样就大大减少了功耗。
<2> 下拉电阻
OE 结构使人们可以灵活地使用下拉电阻, 以满足传输线匹配的需求。然而下拉电阻
对ECL电路的时间特性有一定的影响。对于Motorola 10K系列, 当下拉电阻接在V
EE
(-5.2V)
时,其下降时间t
f 和传输延迟时间t
pd
分别为:
t
f
≈（0.2RC+2）ns
t
pd
≈（0.1RC+2）ns
当下拉电阻接在V
TT （-2V）时,t
f
和t
pd
分别为:
t
f
≈（1.1RC+2）ns
t
pd
≈（0.47RC+2）ns
这里C为负载电容。
很显然,下拉电阻数值越大,ECL的速度越慢。另外,使用V
TT
虽然大大节省了功耗, 但也使电路变慢。
（3）“线或”
利用“线或”结构可以直接将ECL电路接到总线上去, 但是“线或”端的门数不宜过多（一般小于6个输出门）。否则有可能使输出门电平值升高, 在低电平输出时会降低噪容限. 另外, 输出门数目过大, 将使并联的负载电容也增大, 使电路的时间特性受影响。每增加一个“线或”端, 附加的传输延迟时间大约是50PS。
采用“线或”时应尽可能减短连线长度, 最好在同一芯片内或邻近芯片内进行。并且每组“线或”都尽量只用一个下拉电阻, 以减少功耗。
（六）不用的输入、输出端
不用的输入端
ECL数字集成电路是差分型的非饱和逻辑电路, 所以也常称电流开关型逻辑, 但若从输入端出发, ECL集成电路可以分为两大类: 单端输入和差分输入。前面讲的ECL基本门电
路属于单端输入类型的, 其差分输入极的另一端被内部V
bb
所固定, 相当多的ECL逻辑都是这种单端输入类型的ECL数字集成电路。差分输入类型的ECL电路则是将差分输入极的两端
均作为输入端, 不再用V
bb 固定其中的一个。没有V
bb
域值的差分电路象一个高速比较器，
差分的两个输入端信号作比较，V
+>V
-
时，输出为高电平，反之，输出为低电平。如线接
收器（MC10115, MC10116）、ECL/TTL 接口电路（MC10125）等。
在电路设计中, 常常一个ECL芯片中的某些部分并不使用, 如, MC10101 是一个四端输
入的或/或非门。在系统中设计中, 并非一定是四个或/或非门都被使用。对于ECL芯片中
没有使用的部分，其输入端处理对于两类ECL是不同的。
<1> 对于单端输入类型的ECL电路,可将其不用部分的输入端悬空, 由于ECL门电路的
输入端都有一个几十KΩ的下拉电阻R
P
, 所悬空的输入端就被保持在低电平上, 即处于逻辑“0”状态.
<2> 对于差分输入类型的ECL电路, 通常是将一个输入端接在V
bb
上, 一些双端型ECL电
路, 都有V
bb 输出管脚, 如前边提及的MC10116, MC10115，另一端接在V
EE
上, 或
者悬空。这样做可以避免不用的差分输入型ECL电路部分被噪声或干扰信号误触
发, 增加系统噪声。
<3> 不用部分的输入端不可直接接地
从前边的讨论可以知道, 当电路需要有一个静态的逻辑“0”输入时, 只需将其输入端悬空即可, 这样做非常简单。当需要有一个静态的逻辑“1”输入时, 情况就复杂一些了。一般可用一个二极管降压来获得 -0.9V 的逻辑“1”状态, 将二极管正极接地, 负极接到ECL电路的输入端上。或者使用一个或非门产生逻辑“1”, 即将其输入端悬空, 则输入为逻辑“0”, 其倒相输出则变成了逻“1”。
图2-4-7a是第一种方法, 图2-4-7b 是第二种方法。
不用的输出端
理论上, 不用的输出端均可悬空, 不要连接下拉电阻, 以减少电源功耗。实际应用时，则应从功耗和噪声两方面考虑。
当互补输出（即双端输出）中的一个输出端不用时，不用的输出端最好连接下拉电阻，以减少电源上的切换电流，从而减少系统噪声。这一点对ECL10K系列的ECL电路还不明显，对ECLinPS系列的ECL电路则要特别注意。因为ECLinPS电路的信号沿特别快，单端输出时，电源上将产生较大的切换电流，使系统噪声增大。
对于不用的单端输出端，则要悬空以减少电源功耗。
五. ECL电路的特点.
1.高速电路.
ECL数字集成电路是目前速度最快的实用电路, 其中ECLinPS系列中门电路的典型延迟时间为350PS, 最大不超过500PS。ECL电路的高速特性来自于它的电路结构, 其工作原理与TTL型数字集成电路有着根本的不同。
<1> ECL电路是非饱和型逻辑电路, 其基本结构为差分放大器的电流开关对, 采用双极性半导体工艺. 电路正常工作时。不存在基区和集电区少数载流子的存储现象, 因此也就不存在所谓的存储延迟时间, 即进入饱和和退饱和花费的时间。
<2> 集电结始终处于反向偏置, 大大减少了晶体管的集电结电容,(主要为扩散电容),因而RC常数小, 缩短了充放电时间。
<3> 逻辑电压摆幅小(800mv), 在状态转换时,充放电时间减小。
<4> 由于定偏管T
5的基极接恒定的参考电源V
bb
, 对交流信号来说可视为接地, 所以
ECL电路中的晶体管可看作为是工作在类共基极的连接方式, 这种结构同TTL电路采用的共
发射极电路结构相比, 其晶体管的截止频率大大提高. 能充分发挥晶体管的频率特性, 因
而开关速度快。
在评价数字集成电路的速度特性时, 人们并不孤立地只考虑速度指标. 同时还要结合
流电路所消耗的能量, 即功耗. 当一个电路速度快, 同时又消耗能量少, 才真正为好的数
字逻辑电路。因此人们常用速度(门延迟)与功耗的乘积来综合衡量逻辑电路的速度特。即:
SPP = 速度(门延迟) 功耗
SPP 为英文“Speed Power Product”的缩写。这里，速度的单位为ns, 功耗单位为mw, SPP单位称为PJ。
表2-4-1列出了几种主要的ECL电路系列门电路的速度指标。表2-4-2则比较了ECL10K
和几个主要的74系列中门电路的SPP大小。
2. 互补输出
大多数ＥＣＬ逻辑电路都是具有互补输出的特点。这种输出形式使用起来非常方便，可以大量减少电路中的倒相器，因而减少了电路级数，使电路简单，从而减少了时间的延迟，并且节省功耗。
互补输出还特别适合驱动长距离双绞线。
3. 噪声低
任何一个电子学系统都存在着噪声。噪声的大小直接与噪声源的能量，所采用数字逻辑的抗噪性能和互连线的阻抗等有关。就噪声的产生机制来说，ECL电路的内部噪声较小，这是基于以下几个原因：
?与TTL电路“图腾柱”的输出不同，ECL电路在转换逻辑电平状态时，“开关电流”基本上是恒定的（近似的恒流Ie，使电源输出电尖峰大大减小），射级跟随器不会产生大的电流尖峰，这就大大减少了系统内部电源和地线回路上的“开关噪声”。
? ECL电路的工作是基于较小的电压落差，即输入、输出电压摆幅小，高、低电平的切换不会产生大的噪声，而且信号间的串扰也将减小。
? ECL电路中采用分开的Ｖcc电源线。
4. 优良的输入输出特性。
ECL电路的差分输入结构，具有良好的抗干扰能力，特使是双端输入的ECL电路共模抑制能力很强。另外，差分放大器本身的输入阻抗也很高，使得ECL电路输入阻抗基本上只取决于输入下拉电阻Ｒｐ，大约有50Ω左右，因而输入电流很少。由于采用射级跟随器，所以ECL电路的输出阻抗很小，大约为7Ω。极低的输出电阻加上大电流输，使得ECL电路具有很强的驱动能力，可以直接驱动50Ω负载。ECL电路的低输入电流和大电流输出特点，使其可以得到很高的直流扇出系数，如MECL10K系数，其直流扇出系数高达92。
5. 线或功能。
二ECL电路种类
三. ECL电路的相互连接。
（一）反射对ECL电路信号波形的实际影响。
在前一章中，我们对电路的相互连线在高速应用时的特性作了分析，得出几个很重
要的结论。
? 在高速应用时，连线应作为一个分布参数系统看待。这时，它不在仅仅是一个只 有很小直流点阻的导线，而应该看作具有分布电容，分布电感和分布电阻的传输 线网络。
? 信号在传输线网络上的电磁波的速度（v lc =1/）传播，电平和电流是时间和
位置的二元函数。
? 根据传输线端点的负载阻抗和传输线本身的特性阻抗()Z L C
C =大小,信号在端点
处将发生反射。当负载阻抗Z Z L C =时，称为终端匹配,无反射发生。而一般情况 下均有反射发生，反射波幅度和相位则取决于反射系数ρ，ρ=
-+Z Z Z Z C L C L
。
在一个ECL 系统中,由于ECL 电路的传输延迟时间和信号的上升沿、下降沿均很小，所以在电路设计时应把电路之间的连线作传输线处理。为此，我们首先考虑一下在ECL 系统中，反射对信号的实际影响。
图 给出了一个理想的电压信号和一个实际系统中的电压信号例子。在这里我们解释几个名词。
我们知道，ECL 电路信号的电压摆幅为800mV 左右, 阈电平V bb 正好位于电压摆幅的中间位置。稳态时信号处于ECL 逻辑“1”或逻辑“0”状态，我们的注意力则主要放在逻辑电平转换的前后过程中。
上升时间t r : 在ECL 电路中，在电压信号上升沿处,从满幅度的20%到满幅度的80%所需 要的时间称为上升时间t r 。
下降时间t f : 在电压信号下降沿,从满幅度的80%处下降到满幅度的20%所需时间称为 下降时间t f 。
过冲: 在ECL 逻辑电平转换时, 实际的电压信号往往会先冲过稳态值,然后又 有一个反冲，如图 b 所示。这就是所谓的过冲现象。有时甚至会有 多次过冲现象。一般称为振玲(ring)。通常，将沿着沿变化的过冲称 为上冲（Overshoot)。其反冲则被称为下冲(Undershoot)。对于上升 沿, 上冲表示大于逻辑“1”电平的部分,下冲表示为小于逻辑“1”的 部分; 而对于下降沿,上冲表示低于逻辑“0”电平的过冲部分，上冲 表示高于逻辑“0”的过冲部分。
考虑一个没有匹配的ECL 电路，由于ECL 门电路的输入阻抗很高,(r i =50K Ω)而电路连线的特性阻抗一般都很小,例如100Ω左右，所以这相当于终端开路的情形。这时电压信号发生同相位的全反射，同时，因为ECL 门电路的输出阻抗很低(7Ω)。所以该门的前级输出，即传输线始端相当于终端短路的情况,在前级输出处,则会发生电压信号的反相反射。我们考虑两种情况：
【1】当传输线的延迟时间小于ECL 信号的上升时间时, 即 t t D r <:
从前一级ECL 电路输出的电压信号, 经过t D 时间传播到下一级ECL 电路输入端,由于
r i Z C >> ,所以在该处发生同相反射。但由于t t D r <,这时ECL 电压信号仍处于信号的
前沿上，反射的信号因而也是迭加在信号的前沿上，对波形影响不大，主要表现为使前沿更快。然而，当t t D r <,但两者较接近相等时, 其反射点接近波形前沿的结束点，这时反射信号的迭加会引起上冲，并且由于始端的不匹配，从前级输出再次反射回来的反相反射信号又会引起下冲，甚至多次反射导致振铃。一般来说,当t t D r <时, 第一次反射发生在波形前沿, 所以所引起的上冲(Overshoot)和下冲(Undershoot)都较小, 对电路不会有太大影响。
【2】当传输线延迟时间大于、ECL 等于信号上升时间时,即t t D r ≥, 这时,终端开路信号所引起的同相全反射就发生在信号前沿之后，过大的上冲可能会使电路进入饱和,从而使系统的性能变坏 。而过大的下冲则有可能越过ECL 阈电平V bb ,使电路引起误触发,尤其当幅度足够大时,则可能会引起多次误触发。
即使上冲和下冲的幅度不足以使电路进入饱和或产生误触发，但都使电路的抗干扰能力变坏。
图 是一个实际的ECL 电路的例子，MC10109是一个双四输入或/或非门电路。第一个电路输出结510Ω的下拉电阻，然后经过一个8 英寸长的传输线（传输线的特性阻抗为50Ω）驱动第二个门，其输出用50Ω的下拉电阻接Vtt ，电路板中使用简单的接地，不用地面板，当电路的输入端A 点处给出近似理想的方波冲时，B 和C 点的波形由图 给出。这时B 点的波形出现明显的上冲和下冲，上冲大约有满刻度的60％大小，即480MV ，而下冲大约有满幅度的40%大小，即320MV 。
对于逻辑“1”状态：480MV 的上冲使电路已处在饱和的临界点。320MV 的下冲则使下冲的电压为：
－0.9 + (-0.32) ＝－1.22 V
这时电压已超出噪声容限允许的范围（NMH ＝125 MV ）并且也小于逻辑“1”处时最小电压V v L H m in .=-1105, 促使电路开始翻转。
虽然在通常情况下，上冲，下冲的持续时间都较短。电路可能还来不及翻转，仅仅出 现一个毛刺，如C 点电压所示。但此时若有噪声或其它干扰信号叠加在上，则极有可能使电路误触发。对于低电平状态，320 MV 的下冲虽然也超出了噪声容限 NML = 155 mv ，但由于－1.8 + 0.321＝－1.48 v ，下冲的电压还小于VILmax(-1.275v)，所以C 点电压还没有出现毛刺，但已到了临界点，稍有噪声干扰，就会产生毛刺，甚至误触发。
对于上述电路，如果印制电路的接地是接地平面，这时B 点的上冲和下冲都减小了，上冲为满幅度的40 %，大约为320 mv ，而下冲幅度为满刻度的20 %，约为的60 mv ，其B 点和C 点波形如图 所示，由图可看出，由于下冲幅度的减小，C 点波形已比较干净，不再有毛刺。
如果在第2个输入端加上一个50Ω的匹配电阻，如图 示，由于这时电路相当于终端匹配时的情况，B 点电压不再有反射现象，其波形如图 所示。因此可以看出，消除过冲现象，确保系统正常工作的最有效的方法是进行终端匹配。
（二） 不加匹配允许的最大传输线长度 l max
从前面的分析可以看出:如果传输线足够短,传输线延迟时间小于信号的上升时间.即反射信号前沿的一部分.对系统正常工作影响不大.而当传输线延迟时间大于等于信号的上升时间,反射信号对信号的影响表现为过冲现象,终端反射导致了上冲信号，而始端反射则引起下冲.因此，当电路不作终端匹配时,必须考虑进行终端匹配.
比较不加匹配时产生的上冲和下冲两种过冲。下冲时电路的正常工作影响更大。因为过大的下冲可能导致电路误触发所以考虑l max 时，应从限下冲的大小着手，在讨论噪声容限时，我们知道高电平状态时的噪声容限要小于低电平噪声容限。即〈 125 MV ，所以一般将下冲幅度限制在于120 MV ，即ECL 电压信号摆幅（800 MV ）的15 %。理论计算和实验都表明：要求下冲幅度小于120 MV 时，必须满足信号的上升时间大于2倍的信号在传输线上的延迟时间，即有：
t t r D >2
这实际上是要求发生在前沿的1/2处以前，始端反射发生前沿结束之前.所以不加匹配时的最大传输线长度l max 可表示成下式:
l t t r
d m a x ≤2
这里,t r 为信号的上升时间, t d 为传输线的单位延迟时间.
在实际应用这个公式时，还要考虑实际电路的负载情况, 即该门电路驱动多少个ECL 电路 (Fanout)。因为每个ECL 电路的输入端都有分布电容, 驱动的ECL 电路增加时，导致分布电容也增加,使得延迟时间增加,结果减少了l max 。
表2-4-3和表2-4-4分别给出了ECL 10K 系列和ECLinps 系列不加匹配所允许的最大传输线长度l max 随负载变化的情况:
表2-4-3 MC10K 系列中的l max ()t ns r =2
如何看懂电路图【数字逻辑电路】
如何看懂电路图6－－数字逻辑电路 2009-01-22 10:35 数字电子电路中的后起之秀是数字逻辑电路。把它叫做数字电路是因为电路中传递的虽然也是脉冲，但这些脉冲是用来表示二进制数码的，例如用高电平表示“ 1 ”，低电平表示“ 0 ”。声音图像文字等信息经过数字化处理后变成了一串串电脉冲，它们被称为数字信号。能处理数字信号的电路就称为数字电路。 这种电路同时又被叫做逻辑电路，那是因为电路中的“ 1 ”和“ 0 ”还具有逻辑意义，例如逻辑“ 1 ”和逻辑“ 0 ”可以分别表示电路的接通和断开、事件的是和否、逻辑推理的真和假等等。电路的输出和输入之间是一种逻辑关系。这种电路除了能进行二进制算术运算外还能完成逻辑运算和具有逻辑推理能力，所以才把它叫做逻辑电路。 由于数字逻辑电路有易于集成、传输质量高、有运算和逻辑推理能力等优点，因此被广泛用于计算机、自动控制、通信、测量等领域。一般家电产品中，如定时器、告警器、控制器、电子钟表、电子玩具等都要用数字逻辑电路。 数字逻辑电路的第一个特点是为了突出“逻辑”两个字，使用的是独特的图形符号。数字逻辑电路中有门电路和触发器两种基本单元电路，它们都是以晶体管和电阻等元件组成的，但在逻辑电路中我们只用几个简化了的图形符号去表示它们，而不画出它们的具体电路，也不管它们使用多高电压，是 TTL 电路还是 CMOS 电路等等。按逻辑功能要求把这些图形符号组合起来画成的图就是逻辑电路图，它完全不同于一般的放大振荡或脉冲电路图。 数字电路中有关信息是包含在 0 和 1 的数字组合内的，所以只要电路能明显地区分开 0 和 1 ， 0 和 1 的组合关系没有破坏就行，脉冲波形的好坏我们是不大理会的。所以数字逻辑电路的第二个特点是我们主要关心它能完成什么样的逻辑功能，较少考虑它的电气参数性能等问题。也因为这个原因，数字逻辑电路中使用了一些特殊的表达方法如真值表、特征方程等，还使用一些特殊的分析工具如逻辑代数、卡诺图等等，这些也都与放大振荡电路不同。 门电路和触发器 （ 1 ）门电路 门电路可以看成是数字逻辑电路中最简单的元件。目前有大量集成化产品可供选用。 最基本的门电路有 3 种：非门、与门和或门。非门就是反相器，它把输入的 0 信号变成 1 ，1 变成 0 。这种逻辑功能叫“非”，如果输入是 A ，输出写成 P=A 。与门有 2 个以上输入，它的功能是当输入都是 1 时，输出才是 1 。这种功能也叫逻辑乘，如果输入是 A 、 B ，输出写成P=A·B 。或门也有 2 个以上输入，它的功能是输入有一个 1 时，输出就是 1 。这种功能也叫逻辑加，输出就写成 P=A ＋ B 。 把这三种基本门电路组合起来可以得到各种复合门电路，如与门加非门成与非门，或门加非门成或非门。图 1 是它们的图形符号和真值表。此外还有与或非门、异或门等等。
常用数字芯片型号解读
常用数字芯片型号解读 逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。 图1－1：常用逻辑系列器件 TTL：Transistor-Transistor Logic CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL LVCMOS：Low Voltage CMOS ECL：Emitter Coupled Logic， PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling GTL：Gunning Transceiver Logic BTL：Backplane Transceiver Logic ETL：enhanced transceiver logic GTLP：Gunning Transceiver Logic Plus TI的逻辑器件系列有：74、74HC、74AC、74LVC、74LVT等 S - Schottky Logic LS - Low-Power Schottky Logic CD4000 - CMOS Logic 4000 AS - Advanced Schottky Logic 74F - Fast Logic ALS - Advanced Low-Power Schottky Logic HC/HCT - High-Speed CMOS Logic BCT - BiCMOS Technology AC/ACT - Advanced CMOS Logic FCT - Fast CMOS Technology ABT - Advanced BiCMOS Technology LVT - Low-Voltage BiCMOS Technology LVC - Low Voltage CMOS Technology LV - Low-Voltage CBT - Crossbar Technology ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS CBTLV - Low-Voltage Crossbar Technology ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic TTL器件和CMOS器件的逻辑电平 ：逻辑电平的一些概念 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的
电子设计常用芯片
741 运算放大器 2063A JRC杜比降噪 20730 双功放 24C01AIPB21 存储器 27256 256K-EPROM 27512 512K-EPROM 2SK212 显示屏照明 3132V 32V三端稳压 3415D 双运放 3782M 音频功放 4013 双D触发器 4017 十进制计数器/脉冲分配器4021 游戏机手柄 4046 锁相环电路 4067 16通道模拟多路开关 4069 游戏机手柄 4093 四2输入施密特触发器 4098 41256 动态存储器 52432-01 可编程延时电路 56A245 开关电源 5G0401 声控IC 5G673 八位触摸互锁开关 5G673 触摸调光 5G673 电子开关 6116 静态RAM 6164 静态RAM 65840 单片数码卡拉OK变调处理器7107 数字万用表A/D转换器74123 单稳多谐振荡器 74164 移位寄存器 7474 双D触发器 7493 16分频计数器 74HC04 六反相器 74HC157 微机接口 74HC4053 74HCU04 六反相器 74LS00 与门 74LS00 4*2与非门 74LS00 四2与非门 74LS00 与门 74LS04 6*1非门 74LS08 4*2与门 74LS11 三与门 74LS123 双单稳多谐振荡器 74LS123 双单稳多谐振荡器 74LS138 三~八译码器 74LS142 十进制计数器/脉冲分配器74LS154 4-16线译码器 74LS157 四与或门74LS161 四2计数器 74LS161 十六进制同步计数器 74LS161 四~二计数器 74LS164 数码管驱动 74LS18 射频调制器 74LS193 加/减计数器 74LS193 四2进制计数器 74LS194 双向移位寄存器 74LS27 4*2或非门 74LS32 四或门 74LS32 4*2或门 74LS374 八位D触发器 74LS374 三态同相八D触发器 74LS377 74LS48 7位LED驱动 74LS73 双J-K触发器 74LS74 双D触发器 74LS85 四位比较器 74LS90 计数器 75140 线路接收器 75141 线路接收器 75142A 线路接收器 75143A 线路接收器 7555 时钟发生器 79MG 四端负稳压器 8051 空调单片机 8338 六反相器 A1011 降噪 ACVP2205-26 梳状滤波视频处理 AD536 专用运放 AD558 双极型8位D-A（含基准电压）变换器AD558 双极型8位D-A（含基准电压）变换器AD574A 12比特A/D变换器 AD650 AD670 8比特A/D变换器（单电源）1995s-2、15 AD7523 D-A变换器1994x-125 AD7524 D-A变换器1994x-126 AD7533 模数转换器1994x-141 AD7533 模数转换器1995s-184 ADC0804 8比特A/D变换器1995s-2、20 ADC0809 8CH8比特A/D 1995s-2、23 ADC0833 A/D变换4路转换器1995s-2 ADC80 12比特A/D变换器1995s-2、8 ADC84/85 高速12比特A/D变换器1995s-2 AG101 手掌游戏机1993x-155 AM6081 双极型8位D-A变换器1994x-127 AMP1200 音频功放皇后1993s-104 AN115 立体声解码1991-135 AN2510S 摄象机寻象器1994x-109 AN2661NK 影碟机视频1995s-45
数字电路与数字逻辑练习题
一、填空 1. 数制变换: a) 将十进制数175转换成二进制数为_____ 、十六进制为_____ 、八进制为 __ 。 b) 二进制数(111010010)2对应的十六进制数是_____ 、八进制为—、十进制为 c) ( 16.52)8=( )2 =( )16= ( ) 10 d) ( 17)10=( ) 2 =( )16=( )8 2.编码： a) ( 1000)自然二进制码=( ) 余3码,(110100)2=( )BCD。 b) ( 15.5)10=( )8421BCH( )余3 BCD。 c) ( 38) 10用8421BCD码表示为 ____ 。 d) 二进制数(-100000)的原码为 _、补码为___。 e) ［X］反=10111，则［X］补=—，［X］原= ___________ ，［X］真值= 。 g) ［X］补=10110,则［X］反=—，［X］原= __ ，［X］真值= _ 。 3. 一种进位计数包含两个基本因素：______ 和____ 。 4. 常见的BCD编码中，有权码有____ 、___ ，无权码有___ 、___ 。 5. 如采用奇偶校验传送的数据部分为0111001，则所加奇校验位应为_____ ，偶校验位 应为_____ 。 6. 逻辑代数的基本运算有：___、___、___。 7. 当决定一事件的条件中，只要具备一个条件，事件就会发生，称这种关系为 逻辑关系，或称为关系。 8. ______________________________________________________ 真值表如下表，写出F1、F2、F3、F4的逻辑关系表达式______________________________ 9. _________________________________________ 逻辑函数F = A + AB以最小项形式表示为__________________________________________ ，可化简为______ 10.逻辑函数F =
数字电路(第二版)贾立新1数字逻辑基础习题解答
自我检测题 1．（）10=（）2 =（1A.2）16 2．（）10=（）2 3．（1011111．01101）2=（ ）8=（）10 4．（）8=（）16 5．（1011）2×（101）2=（110111）2 6．（486）10=（0）8421BCD =（0）余3BCD 7．（）10=（）8421BCD 8．（）8421BCD =（93）10 9．基本逻辑运算有 与 、或、非3种。 10．两输入与非门输入为01时，输出为 1 。 11．两输入或非门输入为01时，输出为 0 。 12．逻辑变量和逻辑函数只有 0 和 1 两种取值，而且它们只是表示两种不同的逻辑状态。 13．当变量ABC 为100时，AB +BC = 0 ，（A +B ）（A +C ）=__1__。 14．描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 。 15． 用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫 逻辑表达式 。 16．根据 代入 规则可从B A AB +=可得到C B A ABC ++=。 17．写出函数Z =ABC +（A +BC ）（A +C ）的反函数Z =））（C A C B A C B A ++++)((。 18．逻辑函数表达式F =（A +B ）（A +B +C ）（AB +CD ）+E ，则其对偶式F ＇= __（AB +ABC +（A +B ）（C +D ））E 。 19．已知CD C B A F ++=）（，其对偶式F ＇=D C C B A +??+）（。 20．ABDE C ABC Y ++=的最简与-或式为Y =C AB +。
21．函数D =的最小项表达式为Y= ∑m（1,3,9,11,12,13,14,15）。 Y+ AB B 22．约束项是不会出现的变量取值所对应的最小项，其值总是等于0。 23．逻辑函数F（A,B,C）=∏M（1,3,4,6,7），则F（A,B,C）=∑m（ 0，2，5）。 24．VHDL的基本描述语句包括并行语句和顺序语句。 25．VHDL的并行语句在结构体中的执行是并行的，其执行方式与语句书写的顺序无关。 26．在VHDL的各种并行语句之间，可以用信号来交换信息。 27．VHDL的PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。 28．VHDL顺序语句只能出现在进程语句内部，是按程序书写的顺序自上而下、一条一条地执行。 29．VHDL的数据对象包括常数、变量和信号，它们是用来存放各种类型数据的容器。 30．下列各组数中，是6进制的是。 A．14752 B．62936 C．53452 D．37481 31．已知二进制数，其对应的十进制数为。 A．202 B．192 C．106 D．92 32．十进制数62对应的十六进制数是。 A．（3E）16 B．（36）16 C．（38）16 D．（3D）16 33．和二进制数（）2等值的十六进制数是。 A．（）16 B．（）16 C．（）16 D．（）16 34．下列四个数中与十进制数（163）10不相等的是。 A．（A3）16 B．（）2 C．（0001）8421BCD D．（1）8 35．下列数中最大数是。
实验一 原理图输入方式设计数字逻辑电路
实验一原理图输入方式设计数字逻辑电路 一、实验目的： 1、了解基本组合逻辑电路的原理及利用Quartus II 软件进行设计的一般方法。 2、熟悉Quartus II 原理图输入法的设计流程，掌握编辑、编译和仿真的方法。 3、掌握原理图的层次化设计方法。 4、了解Quartus II 软件的编程下载及引脚锁定的方法。 5、了解Quartus II宏功能模块的使用方法。 二、实验的硬件要求： 1、EDA/SOPC实验箱。 2、计算机。 三、实验原理 见附件《Quartus设计的一般步骤》、《元件例化和调用的操作步骤》、《QuartusII基于宏功能模块的设计》 四、实验内容： 1、用原理图方式设计1位二进制半加器半加器。 新建一个工程“HalfAdder”，选择芯片“Cyclone III EP3C16Q240C8”，建立原理图如图1-1，保存为“HalfAdder.BDF”。 图1-1 半加器电路图 编译工程。 建立波形文件，对半加器电路分别进行时序仿真和功能仿真，其波形如下： 图1-2半加器时序仿真波形，注意观察输出延时，以及毛刺的产生原因 图1-3半加器功能仿真波形 2、原理图层次化设计。 新建一工程，取名“FullAdder”；将上面设计的半加器“HalfAdder.BDF”复制到当前工程目录，并生成“符号元件”HalfAdder.BSF。 建立一个原理图文件，取名“FullAdder.BDF”，利用“符号元件”HalfAdder.BSF及其它元件设计全加器电路如下图：
用功能仿真测试全加器的逻辑功能。 图1-5 全加器功能仿真波形 图1-6是输入输出信号与FPGA连接示意图，图中用到了“拨档开关”作为输入，“LED 显示模块”显示输出值。表1-1是本实验连接的FPGA管脚编号。
数字电路常用芯片应用设计
74ls138 摘要： 74LS138 为3 －8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其中LS是指采用低功耗肖特基电路. 引脚图： 工作原理： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。 内部电路结构：
功能表真值表： 简单应用：
74ls139： 74LS139功能: 54/74LS139为2 线－4 线译码器,也可作数据分配器。其主要电特性的典型值如下：型号54LS139/74LS139 传递延迟时间22ns 功耗34mW 当选通端（G1）为高电平，可将地址端（A、B）的二进制编码在一个对应的输出端以低电平译出。若将选通端（G1）作为数据输入端时，139 还可作数据分配器。 74ls139引脚图：
引出端符号： A、B：译码地址输入端 G1、G2 ：选通端（低电平有效） Y0～Y3：译码输出端（低电平有效74LS139内部逻辑图:
74LS139真值表： 74ls164: 164 为8 位移位寄存器,其主要电特性的典型值如下：54/74164 185mW 54/74LS164 80mW当清除端（CLEAR）为低电平时，输出端（QA －QH）均为低电平。串行数据输入端（A，B）可控制数据。当A、B任意一个为低电平，则禁止新数据输入，在时钟端（CLOCK）脉冲上升沿作用下Q0 为低电平。当A、B 有一个为高电平，则另一个就允许输入数据，并在CLOCK 上升沿作用下决定Q0 的状态。 引脚功能： CLOCK ：时钟输入端CLEAR：同步清除输入端（低电平有效）A，B ：串行数据输入端QA－QH：输出端 (图1 74LS164封装图)
数字电路与数字逻辑练习题
《数字电路与数字逻辑》练习题一 一、填空 1．将下列二进制数转为十进制数 （1001011）B = （ ）D （11．011）B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+122）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 3．把下列4个不同数制的数D 、(110000)B 、(17A)H 、(67)O （ 按从大到小的 次 序 排 列 （ ） > （ ）>( )>( ) 。将下列各式变换成最简与或式的形式 =+B AB （ ） =+AB A （ ） =++BC C A AB （ ） 4．将下列二进制数转为十进制数 （101000）B = （ ）D （11．0101）B = （ ）D 5．将下列十进制数转为二进制数，八进制数和十六进制数 （0．8125）= （ ）B = （ ）O = （ ）H （254．25）= （ ）B = （ ）O = （ ）H 6．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+125）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 （—42）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 7．逻辑函数C A CD AB F ++=的对偶函数F '是__________________________；其反函数F 是_________________________。 8．当j i ≠时，同一逻辑函数的最小项=?j i m m _________；两个最大项
=+j i M M ___________。 9．（）10=（_________）2=（_________）16。 10．n 个输入端的二进制译码器，共有_________个输出端，对于每一组输入代码，将有_________个输出端具有有效电平。 11.将下列二进制数转为十进制数 （1010001）B = （ ）D （11．101）B = （ ）D 12.将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 13.把下列4个不同数制的数D 、(27A)H 、(10110)B 、(67)O 按从大到小的次序排列（ ）>（ ）>( )>( ) 。 14.对于D 触发器，欲使Qn+1=Qn ，输入D=（ ），对于T 触发器，欲使Qn+1=Qn ，输入T=（ ） 15.一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 16.对32个地址进行译码，需要（ ）片74138译码器。 17.存储器起始地址为全0，256K*32的存储系统的最高地址为（ ）。 18.将下列各式变换成最简与或式的形式 （ ） （ ） （ ） 19．五级触发器的进位模数最大为（ ）进制。 20.十进制数（）10转换成十六进制数是（ ），转换成二进制数是（ ），转换成八进制数是（ ），转换成8421BCD 码为（ ）。 21.将二进制1100110转换成余3码为（ ），转换成格雷码为（ ）。 22.设真值X= —0101，则X 的原码为（ ），反码为（ ），补码为（ ）。 23.卡诺图是（ ）的一种特殊形式。利用卡诺图法花剑逻辑函数比（ ）法更容易得到简化的逻辑函数表达式。 24.函数L=AC+BC 的对偶式为：（ ）。 25.一个1024*16位的ROM 芯片，地址线为（ ）位，数据线为（ ）位。 26.对于JK 触发器，若J=K ，可完成（ ）触发器的逻辑功能。 27.组合逻辑电路中部包含存储信号的（ ）元件，它一般是由各种（ ）组合而成的。 28.对64个地址进行译码，需要（ ）片74138译码器。 +AC 化成最小项的形式为（ ）。 30.将变换成或非的形式为（ ）。 31.数制转换 10=( )2 2=( )10 32.将下列有符号的十进制数转换成相应的二进制数真值﹑原码﹑反码和补码 (+11/32)=( )真值=( )原码 =( )反码=( )补码
数字逻辑与数字系统
数字逻辑与数字系统 课程设计 班级：计131 学号：201358501144 姓名：吴传文 指导教师：沙丽杰 2014年12月27~29日
目录 第一章功能简介 (2) 正常计时： (2) 整点报时： (2) 校时： (2) 暂停： (2) 清零： (2) 第二章总体结构框图 (2) 第三章各模块框图 (2) 第四章各模块VHDL程序 (3) 第五章仿真图 (9) 第六章下载检验 (10) 第七章心得体会 (10)
第一章功能简介 正常计时：秒（16）、分（16）、小时（12）计数；秒计时的频率为1Hz，数码管用动态扫描实时显示计时的秒、分、小时。 整点报时：逢整点蜂鸣器在“15”分钟的第11、13、秒发频率为512Hz的低音，在“15”分钟的第15秒发频率为1024Hz的高音。 校时：校小时（K1＝1），显示小时数码管以4Hz的频率递增计数。 暂停：保持当前时间，暂态显示。 清零：清零当前时间，从零开始重新计时。 第二章总体结构框图 第三章各模块框图 1. 12和16进制框图 2. 动显及蜂鸣器
2 1 第四章各模块VHDL程序 libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity fenpin1 is port(clk:instd_logic; clr:instd_logic; y:out std_logic_vector(1 downto 0); co:outstd_logic); end fenpin1; architecture fp1 of fenpin1 is signal q: std_logic_vector(1 downto 0); begin process(clk) begin if(clr='0') then q<="00"; co<='0'; elsif(clk'event and clk='1') then if(q="01") then q<="00"; co<='1'; else q<=q+1; co<='0'; end if; end if; y<=q;
数字逻辑电路课程设计电子密码锁
数字逻辑电路课程设计 课题：电子密码锁设计 姓名： 班级：13通信 学号： 成绩： 指导教师： 开课时间:
目录 摘要 (1) 一课程设计目的内容及安排 (2) 1.1设计目的 (2) 1.2设计内容 (2) 1.3设计安排 (2) 1.4设计内容 (2) 二电子密码锁设计要求及总框图 (3) 2.1设计要求 (3) 2.2总框图 (4) 三各模块电路设计 (5) 3.1密码输入存储比较模块 (5) 3.2五秒计时电路 (6) 3.3二十秒计时电路 (8) 3.4报警电路 (10) 3.5总电路 (11) 四设计心得 (12) 五参考文献 (13)
电子密码锁 摘要：设计一个密码锁的控制电路，当输入正确代码时，输出开锁信号以推动执行机构工作，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁；在锁的控制电路中储存一个可以修改的4位代码，当开锁按钮开关（可设置成6位至8位，其中实际有效为4位，其余为虚设）的输入代码等于储存代码时，开锁；从第一个按钮触动后的5秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续20秒的报警信号。密码输入存储及比较部分使用芯片74LS194及74LS85。五秒及时部分采用芯片74LS161和数码显示管。二十秒报警电路由74LS160，555定时器组成的多谐振荡器，LED灯和蜂鸣器组成。利用multisim对电路进行仿真可以得到结果。 关键词：电子密码锁，计时电路，报警电路
一课程设计目的内容及安排 1.1设计目的 1 根据设计要求，完成对交通信号灯的设计。 2 加强对Multisim10仿真软件的应用。 3 掌握交通信号灯的主要功能与在仿真软件中的实现方法。 4 掌握74LS160,74LS192等功能。 1.2 设计内容 设计一个密码锁的控制电路，当输入正确代码时，输出开锁信号以推动执行机构工作，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁； 在锁的控制电路中储存一个可以修改的4位代码，当开锁按钮开关（可设置成6位至8位，其中实际有效为4位，其余为虚设）的输入代码等于储存代码时，开锁； 从第一个按钮触动后的5秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续20秒的报警信号。 1.3设计安排
数字电路与数字逻辑》期末考试及答案
《数字电路与数字逻辑》 期末考试试卷 考生注意：1．本试卷共有五道大题，满分100分。 2．考试时间90分钟。 3．卷面整洁，字迹工整。 一、填空题（每小题1分，共20分） 1．将下列二进制数转为十进制数 （1010001）B = （ ）D （ 11 ． 101 ） B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （ +254.25 （ （ ）原码 =（ ） 反码 = （ ）补码 3．把下列4个不同数制的数(76.125)D 、 (27A)H 、 (10110)B 、(67)O 按从大到小的次序排列（ ）> （ ）>( )>( ) 。 4．对于D 触发器，欲使Q n+1=Q n ， 输入D=（ ），对于T 触发器，欲使Q n+1=Q n ，输入T=（ ） 5．一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 6． 对32个地址进行译码，需要 译码器。 0，256K*32 统的最高地址为 8．将下列各式变换成最简与或式的 形式 =+B A （ ） =+B A A （ ） = ++C B C A AB （ ） 9．五级触发器的进位模数最大为（ ）进制。 二、组合电路设计题（每空10分，共20分） 1．用八选一数据选择器74LS151实现逻 辑函数 AC BC AB C B A L ++=),,( （10分） 2、用74LS138设计一个电路 实现函数F = AB+ B C （提示：在74LS138的示意图上直接连线即可）（10分）
三、组合电路分析题（共10分） 已知逻辑电路如下图所示，分析该电路 的功能。 四、分析题（共24分） 1、分析如下的时序逻辑电路图，画出其 状态表和状态图，并画出Q1，Q2 的波形图，Q1Q2初态为00。（14 分） 2、电路如图所示，要求写出它们的输 出函数表达式，化简，并说出它们的逻 辑功能。（10分） 五、设计题（共26分） 1．用JK触发器设计一个“111”序列检 测器，允许重复，要求用一个输出信号 来表示检测结果。（16分） 2、试用74161设计一个同步十进制计数 器，要求采用两种不同的方法。（10分） 《数字电路与数字逻辑》期末 考试答案 一、填空 1、81， 3.625 3、（27A）H>（76.125）D>（67）O>（10110） B 4、Q n, 1 5、9, 8 6、4 7、(3FFF)H 8、B A A+ B AB+ C 9、32进制 二、组合逻辑设计题 1、（5分） F=C B A BC A C AB ABC+ + +=m3d3+ m5d5+m6d6+m7d7 （5分）则d3 d5 d6 d7为1，其他为0，画图略。 2、F= Y3 Y4Y5 Y7 三、组合逻辑分析题。 （5分）F=C B A⊕ ⊕ （5分）异或功能 四、时序电路 1、状态方程：（4分） Q Q Q Q Q Q D Q n n n n n n n K J 2 1 2 2 1 2 1 1 1 1 = + = = = + + 画波形图（2分） 2、L= = （4分）； C 1 =AB+（A+B）C（4分）； 全加器（2分） 五、 1、设计题
数字逻辑与数字集成电路习题
《数字逻辑》习题案例（计算机科学与技术专业、信息安全专业） 2004年7月 计算机与信息学院、计算机系统结构教研室
一、选择题 1．十进制数33的余3码为 。 A. 00110110 B. 110110 C. 01100110 D. 100100 2．二进制小数-0.0110的补码表示为 。 A ．0.1010 B ．1.1001 C ．1.0110 D ．1.1010 3．两输入与非门输出为0时，输入应满足 。 A ．两个同时为1 B ．两个同时为0 C ．两个互为相反 D ．两个中至少有一个为0 4．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？ A ． 9 B ．7 C ．16 D ．不能确定 5. 下列逻辑函数中，与A F =相等的是 。 )(A 11⊕=A F )(B A F =2⊙1 )(C 13?=A F )(D 04+=A F 6. 设计一个6进制的同步计数器，需要 个触发器。 )(A 3 )(B 4 )(C 5 )(D 6 7. 下列电路中，属于时序逻辑电路的是 。 )(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器 8. 列电路中，实现逻辑功能n n Q Q =+1的是 。 )(A )(B 9. 的输出端可直接相连，实现线与逻辑功能。 )(A 与非门 )(B 一般TTL 门 )(C 集电极开路OC 门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。 A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 11．以下代码中为恒权码的为 。 A .8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 12．一位十六进制数可以用 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 13．十进制数25用8421BCD 码表示为 。 A .10 101 B .0010 0101 C .100101 D .10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是 。 CP Q CP Q CP Q CP
数字逻辑电路设计经验
FPGA/CPLD数字逻辑电路设计经验 2007-01-20 15:18 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为 零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2） 图1 建立时间和保持时间关系图 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。 1.2 FPGA中的竞争和冒险现象 信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出
《数字逻辑与数字系统》课件第三章 时序逻辑
第三章时序逻辑 1.写出触发器的次态方程，并根据已给波形画出输出 Q 的波形。 解：1) ( 1 = ++ + =+ c b a Q a c b Q n n 2. 说明由RS触发器组成的防抖动电路的工作原理，画出对应输入输出波形 解： 3. 已知JK信号如图，请画出负边沿JK触发器的输出波形（设触发器的初态为0）
4. 写出下图所示个触发器次态方程，指出CP 脉冲到来时，触发器置“1”的条件。 解：（1）B A B A D +=，若使触发器置“1”，则A 、B 取值相异。 （2）D C B A K J ⊕⊕⊕==，若使触发器置“1”，则A 、B 、C 、D 取值为奇数个1。 5.写出各触发器的次态方程，并按所给的CP 信号，画出各触发器的输出波形（设初态为0） 解： 6. 设计实现8位数据的串行→并行转换器。
CP QA QB QC QD QE QF QG QH 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 2 D0 1 0 0 0 0 0 0 3 D1 D0 1 0 0 0 0 0 4 D2 D1 D0 1 0 0 0 0 5 D3 D2 D1 D0 1 0 0 0 6 D4 D3 D2 D1 D0 1 0 0 7 D5 D4 D3 D2 D1 D0 1 0 8 D6 D5 D4 D3 D2 D1 D0 1 9 D7 D6 D5 D4 D3 D2 D1 D0 7. 分析下图所示同步计数电路 解：先写出激励方程，然后求得状态方程 n n n n n n n n n Q Q Q Q Q Q Q Q Q 1312111122 13+===+++ 状态图如下：
数字逻辑电路设计-多功能数字钟
数字逻辑电路设计-多功能数字钟
多功能数字钟 摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。 本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。 关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计 The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, and beeping when it comes to an addition to the hour. The whole experiment is based on the software of design called Quartus II 7.0 and is tested by combining the Cyclone series of programmable logical device provided by Altera. The clock is designed under the process of ‘from the top to the end’. The method spares designers lots of time and energy for its flexibility to be transplanted, easiness for ordinary logic reasoning and availability for cooperative designing. The product is self-creative and provable in terms of turbulence muting and manipulation of the period of beeping. At the same time, the diagrams of the circuits are apparently logical thanks to well-organized sealing of each part of device during the design. In this era of common concept of inexpensiveness of digital clocks, methods and effectiveness of designing a clock are improved due to its profitability. Hence, this experimental design is aimed at letting the participants to understand the process of digital logic circuits designing and to get to familiar with the usage of particular software. Keyword: Digital Clock, programmable logic device, mute circuit, design for learning
东师《数字电路与数字逻辑》19春在线作业1
(单选题)1: 下列不属于简单PLD的是（） A: PLA B: PAL C: GAL D: CPLD 正确答案: (单选题)2: 无论是那一种ADC，都是要把() A: 离散的模拟量转换成连续的数字量 B: 离散的模拟量转换成离散的数字量 C: 连续的模拟量转换成离散的数字量 D: 连续的模拟量转换成连续的数字量 正确答案: (单选题)3: ISP工程KIT是基于（）编程接口实现的 A: PC串行I/O B: PC并行I/O C: 端口号 D: 存储器地址 正确答案: (单选题)4: 一个容量为1K*8的存储器有（）个存储单元 A: 8 B: 8K#8000 C: 8192 正确答案: (单选题)5: 在外加触发信号有效时，电路可以触发翻转，实现()。A: 置0 B: 置1 C: 置0或置1 正确答案: (单选题)6: 多余输入端可以悬空使用的门是（）。 A: 与非门 B: TTL与非门 C: 或非门 D: 亦或门 正确答案: (单选题)7: 寄存器是用来暂存数据的()部件。 A: 物理 B: 物理和逻辑 C: 逻辑
(单选题)8: 二进制数100111011转换为八进制数是：() A: 164 B: 543 C: 473 D: 456 正确答案: (单选题)9: 组合电路是由（）。 A: 门电路构成 B: 触发器构成 C: A和B 正确答案: (单选题)10: 用二进制码表示指定离散电平的过程称为（） A: 采样 B: 量化 C: 保持 D: 编码 正确答案: (多选题)11: ROM的一般结构由哪几部分组成（） A: 地址译码器 B: 指令译码器 C: 存储矩阵 D: 读出电路 正确答案: (多选题)12: PLD编程连接点有哪几种形式() A: 固定连接 B: 不固定连接 C: 编程连接 D: 不连接 正确答案: (多选题)13: 基本RS触发器用两个输入端分别加有效信号（在这里低电平有效）可使触发器直接（）。 A: 置0 B: 置1 C: 置-1 正确答案: (多选题)14: 根据输出信号的特点可将时序电路分为()