计组实验五报告

实验五 加减器实验

【实验环境】

1. Windows 2000 或 Windows XP

2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台。

【实验目的】

本次实验要求掌握加法器、减法器的设计与实现。 【实验要求】

可以利用原理图设计并实现1位、8位和32位加法器，以及32位加减器。设计1位加法器，将加法器中加入减法功能，可以利用SUB （减）的控制信号；

【实验原理】

加减器是以二进制方式进行数字的加法或减法运算的器件，它能进行加法或减法运算，做减法运算时，是通过将减法运算转化为加法运算来实现的。它可以用全加器做成。

【实验步骤】

1 1位加法器的原理图设计

1.1 实验原理

两个二进制数字A ，B 和一个进位输入C 0相加，产生一个和输出S ，以及一个进位输出C 1，这种运算电路成为全加器（1位加法器）。1位加法器有两个输出S 和C1，其中S 为加法器的和，C1为进位位输出。下表中列出一位全加器进行加法运算的输入输出真值表：

表1-1 加法器的真值表

根据以上真值表，可以得到1位加法器的输入与输出逻辑关系。

0)(C B A S ⊕⊕= ；

)()()())(()(01C A C B B A C B A B A C ?+?+?=?⊕+?=

1.2 新建1位加法器的原理图文件

1.3 文件编译

1.4 功能仿真

仿真结果及结果分析：

1.5 生成原理图元器件

2 8位加法器的原理图设计

在5.1生成的1位全加器基础上，实现8位全加器。

2.1 实验原理

8位加法器用于对两个8位二进制数进行加法运算，并产生进位。8位加法器真值表如

下所示：

表1-2 8位加法器真值表

输入输出

A[7..0] B[7..0] CIN S[7..0] COUT

A B 进位输入A+B+CIN 进位输出

表中A[7..0]表示A有8位输入端：A7-A0；B[7..0]表示B有8位输入端：B7-B0；S[7..0]表示S有8位输入端：S7-S0。8位加法器的A、B都有8个输入端，加上进位CIN，共有17个输入端。它有9个输出端，即S7-S0和COUT，因此8位加法器可由8个1位加法器构成。

2.2 建立8位加法器原理图文件

2.3 文件编译

2.4 功能仿真

仿真结果及结果分析：

2.5 生成原理图元器件

3 32位加法器的原理图设计

3.1 实验原理

32位加法器用于对两个32位二进制数进行加法运算，并产生进位。

3.2 建立32位加法器原理图文件

3.3 文件编译

3.4 功能仿真

仿真结果如图所示：

32位加法器的封装图为：

4 1位加减器的原理图设计

4.1 1位加减器的实验原理

1位加减器能进行1位的加法和减法运算。减法器运算原理是将A－B运算转化成[A]补＋[－B]补运算,求补过程由B＋1来实现。

因此,SUB=0时，S=A+B;

SUB=1时，S=A - B=A+(-B)=A+B+1，相当于A+B的同时在加法器的最低位上加1。

又因为B ○+0 =0; B ○+1=B，所以S = A+（B ○+SUB）+ SUB;

1位加减器有两个输出S 和C ，其中S 为加法器的和，C 用于判断减法运算的结果是否为负数。有3个输入A 、B 、和SUB ，其中SUB 用于标记是否做减法运算。 4.2 建立1位加减器的原理图文件

根据以上实验原理中的逻辑关系式可以建立如下图所示的1位加减器的原理图：

4.3 文件编译 4.4 功能仿真

仿真结果如图所示：

5 32位加减器的原理图设计

5.1 32位加减器的实验原理

32位加减器用于对两个32位二进制数进行加法或减法运算。它先由4个8位加法器级联成32加法器，然后像1位加法器变换成1位加减器那样，经过变换，最后实现。

32位加减器有两个输出S 和COUT ，其中S 为加法器的和，COUT 用于判断减法运算的结果是否为负数。有3个输入A 、B 、和SUB ，其中SUB 用于标记是否做减法运算。32位加减器真值表如下所示：

表三 32位加减器真值表

5.2 建立32位加减器的原理图文件

根据级联描述和真值表可以建立如下图所示的32位加减器原理图：

输 入

输 出 A[31..0] B[31..0] SUB S[31..0]

COUT

A

B

符号标记

A+（B XOR SUB)+SUB 符号标记

5.3 文件编译

5.4 功能仿真

仿真结果及结果分析：

5.5 生成原理图元器件

32位加减器的封装图为：

6 下载验证：

1位加法器下载验证。

1）检查项目工程支持的硬件型号

选择“Assignmemts”菜单中的“settings”项，在弹出的对话框中选“Compiler Settings”项下的Device，首先选目标芯片：Cyclone IVE 中的EP4CE115F29C7。

2）给设计好的原理图配置芯片引脚

点击常用工具栏上的按钮，打开芯片引脚设置对话框（如下图所示），完成引脚设置。

1位加法器引脚锁定后的原理图：

8位加法器引脚锁定后的原理图：

3）连接实验板，下载设计文件

点击QuartusII软件常用工具栏上的按钮，打开下载界面，点击Start按钮即可完成下载。

4）结果

1位：拨动拨动开关SW[0]、SW[1]分别置1、0，拨动开关SW[2]，二极管LEDR[0]、LEDR[1]显示的变化，符合1位加法器真值表的描述。

8位：拨动拨动开关SW[0]…SW[7]和SW[8]…SW[15]分别给A、B置初值，拨动开关SW[16]控制CIN，二极管LEDG[0]…LEDG[7]和LEDR[0]显示的变化符合32位加法器真值表的描述。

【实验总结】

总结组合逻辑电路的设计方法：

先设计出最简单的2进制逻辑电路，然后逐级封装成元件，调用，最终达到你要的进制级，然后根据级联描述及真值表创建原理图，完成设计。

本次实验收获：

通过本次上机我掌握加法器、减法器的设计与实现。