数字音节发生器

目录第一章设计思路--------------------------------------------------- 11.1设计原理----------------------------------------------------- 11.2各模块的设计------------------------------------------------- 11.2.1 音调发生模块------------------------------------------- 11.2.2数控分频模块------------------------------------------- 31.2.3 7段显示译码器----------------------------------------- 31.2.4 ROM的创建--------------------------------------------- 41.2.5 CNT138T计数器模块------------------------------------- 51.2.6顶层设计----------------------------------------------- 6第二章系统仿真--------------------------------------------------- 82.1音调发生模块仿真结果----------------------------------------- 82.2数控分频模块仿真结果----------------------------------------- 82.3数码管模块仿真结果------------------------------------------- 92.4计数器模块仿真结果------------------------------------------- 92.5整个系统仿真结果--------------------------------------------- 9第章心得体会--------------------------------------------------- 10第一章设计思路1.1设计原理音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了，我们可以利用计数器来产生这样频率信号，因此，我们只要把一首歌曲的音阶对应频率关系弄正确即可，发出产生1234567í八个音符。

此次用4各模块设计出单次触发显示，分别为分频计数器，音调发生模块，二进制码至分频预置数译码器以及数码管静态显示模块。

在进一步用音阶形成一段乐曲设计中，添加了ROM存储器，将乐谱添加到程序中，并再设计一个计数器作为音符数据ROM的地址发生器。

采用11位二进制计数器分频可满足需要。

对于不同的分频系数，只要加载不同的预置数即可。

采用加载预置数实现分频的方法比采用反馈复零法节约资源，实现起来也容易一些。

音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。

本设计中将全音的持续时间设为1s，提供的4Hz的时钟频率即可产生四分音符的时长。

控制音长通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间也就越长。

每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，如二分音符，在记谱时将该音名连续记录两次即可。

对照以上规则可编制乐谱的程序。

为了减小输出的偶次谐波分量，最后输出到扬声器上的波形应为对称方波，因此在扬声器之前有一个二分频的分频器。

为了使演奏能循环进行，需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏！1.2各模块的设计我们利用EDA工具由自顶向下的设计方式，最后将四个模块进行整合，做出音节发生器整个系统的时序仿真图。

1.2.1 音调发生模块音调发生模块的作用是产生音阶的分频预置值。

当8位发声控制输入信号中的某一位为高电平时，则对应某一音阶的数值将输出，该数值即为该音阶的分频预置值，分频预置值控制数控分频模块进行分频，由此可得到每个音阶对应的频率。

图1-1是音调发生模块的原理图图1-1 音调发生模块的原理图音调发生模块可以由Verilog语言来实现，下面是一段主要代码：module F_CODE(inx,code,h,to);input[3:0] inx;output[3:0] code;output h;output[10:0] to;reg[10:0] to;reg[3:0]code;reg h;always @(inx)begincase(inx)1:begin to<=16'HBBDE;code<=1;h<=0;end2:begin to<=16'HA760;code<=2;h<=0;end3:begin to<=16'H951C;code<=3;h<=0;end4:begin to<=16'H8ADE;code<=4;h<=0;end5:begin to<=16'H7D62;code<=5;h<=0;end6:begin to<=16'H6F84;code<=6;h<=0;end7:begin to<=16'H6384;code<=7;h<=0;end8:begin to<=16'H5DEE;code<=1;h<=0;enddefault:begin to<=16'H5DEE;code<=1;h<=1;endendcaseendendmodule1.2.2数控分频模块在对计算机组成原理的学习中，我们知道数控分频器的功能是在输入端输入不同数据时，对输入时钟产生不同的分频比，输出不同频率的时钟，以改变输出信号的频率。

本设计中数控分频模块是利用并行预置数计数器对时基脉冲进行分频，得到与1、2、3、4、5、6、7、8七个音符相对应的频率。

图1-2为数控分频模块原理图如图：图1-2 数控分频模块原理图数控分频模块可以由Verilog语言来实现，下面是一段主要代码：module SPKER(clk,tn,spks);input clk;input[10:0] tn;output spks;reg spks;reg[10:0] cnt11;always @(posedge clk)begin: cnt11b_loadif(cnt11==16'HFFFF)begin cnt11=tn;spks<=1'b1;endelsebegin cnt11=cnt11+1;spks<=1'b0;endendendmodule1.2.3 7段显示译码器7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。

图1-3是数码管原理图模块：图1-3 数码管原理图模块此模块可以由Verilog语言来实现，下面是一段主要代码：module DECL7S (A, LED7S);input [3:0] A;output [6:0] LED7S;reg [6:0] LED7S;always @(A)begincase(A)0: LED7S <= 7'b0111111;1: LED7S <= 7'b0000110 ;2: LED7S <= 7'b1011011;3: LED7S <= 7'b1001111;4: LED7S <= 7'b1100110 ;5: LED7S <= 7'b1101101;6: LED7S <= 7'b1111101 ;7: LED7S <= 7'b0000111 ;8: LED7S <= 7'b1111111 ;default: LED7S <= 7'b0111111 ;endcaseendendmodule1.2.4 ROM的创建首先建立mif格式文件，选择对应地址线和数据宽点击OK，然后将谱子输入到地址中保存命名为music。

双击原理图，点击MegaWizard Plug-In Manager管理按钮，进入编辑窗口，创建ROM。

图为ROM存入乐谱图1-4 ROM存入乐谱图1-5 music模块1.2.5 CNT138T计数器模块此模块是一个8位二进制计数器，内部设置计数最大值为130，作为音符数据ROM的地址发生器。

此计数器的计数频率为4HZ。

即每一计数值的停留时间为0.25，恰为当全音符设为1s时，四四拍的4分音持续时间。

随着计数器CNT138T按4HZ的时钟速率作为加法计数时，音乐自动连续播放。

原理图如下：图1-6 CNT138T计数器模块此模块可以由Verilog语言来实现，下面是一段主要代码：module cnt138T(clk,cnt8);input clk;output[7:0]cnt8;reg[7:0]cnt;wire LD;always @(posedge clk or posedge LD)beginif(LD) cnt<=8'b00000000;else cnt<=cnt+1;endassign cnt8=cnt;assign LD=(cnt==130);endmodule1.2.6顶层设计把以上设计的各个模块进行整合，最后我们得到了系统的整个工作原理图图1-7 单次触发显示模式图1-8 连续显示模式第二章系统仿真2.1音调发生模块仿真结果图2-1 音调发生模块仿真结果2.2数控分频模块仿真结果图2-2 数控分频模块仿真结果2.3数码管模块仿真结果图2-3 数码管模块仿真结果2.4计数器模块仿真结果图2-4 计数器模块仿真结果2.5整个系统仿真结果图2-5 整个系统仿真结果第三章心得体会一个星期的课程设计终于完了，此次的课程设计让我感触很多，不仅仅是知识上的学习和掌握，同时也让我明白了很多做人的道理。

如果时间可以重来，我可能会认真的去学习和研究，也可能会自己独立的完成一个项目，我相信无论是谁看到自己做出的成果时心里一定会很兴奋。