数字电路第四章
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数字电路4数据选择器及数值比较器
S做为第3位地址输入端。
解：如图连接方式， (1)当 A2=0 时， ★ 地址范围：000 ~ 011 ★ 上边选择器工作;通过
地址A1A0从D0~D3中选 择一个数据经Y1输出。 ★ 下边选择器被禁止，输 出Y2为低电平。 (2) 当A2=1时， ★ 地址范围：100 ~ 111
★ 下边选择器工作; 通过地址A1A0 从D4~D7中选择一个数 据经Y2 输出。
例2. 分别用4选1和8选1数据选择器实现逻辑函数
Y AB AC ABC ABC
解：（1）用4选1（四路）数据选择器实现
Y ( A2 A1A0 )D0 ( A2 A1A0 )D1 ( A2 A1A0 )D2 ( A2 A1A0 )D3 ( A2 A1A0 )D ( A2 A1A0 )D5 ( A2 A1A0 )D6 ( A2 A1A0 )D7
(2) 双 “4选1”数据选择器可以提供8个数据输入端； (3) “4选1”数据选择器只有2位地址输入，故需要利用
★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 算术逻辑运算单元 ★ 数值比较器
数据选择器
工作原理：
数据选择器就是在数字信号的传输过程中，从一组 数据中选出某一个送到输出端，也叫多路开关。
又称多路选择器(Multiplexer，简称MUX)或多路开关。
数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.
即可得输出函数
Y
ST'
Y
A A2
74LS151
B A1
C
A0 D0 D1 D2 D3 D4 D5 D6 D7
0
1
卡诺图法求解
解：(1)选择数据选择器 选用 74LS151
解：如图连接方式， (1)当 A2=0 时， ★ 地址范围：000 ~ 011 ★ 上边选择器工作;通过
地址A1A0从D0~D3中选 择一个数据经Y1输出。 ★ 下边选择器被禁止，输 出Y2为低电平。 (2) 当A2=1时， ★ 地址范围：100 ~ 111
★ 下边选择器工作; 通过地址A1A0 从D4~D7中选择一个数 据经Y2 输出。
例2. 分别用4选1和8选1数据选择器实现逻辑函数
Y AB AC ABC ABC
解：（1）用4选1（四路）数据选择器实现
Y ( A2 A1A0 )D0 ( A2 A1A0 )D1 ( A2 A1A0 )D2 ( A2 A1A0 )D3 ( A2 A1A0 )D ( A2 A1A0 )D5 ( A2 A1A0 )D6 ( A2 A1A0 )D7
(2) 双 “4选1”数据选择器可以提供8个数据输入端； (3) “4选1”数据选择器只有2位地址输入，故需要利用
★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 算术逻辑运算单元 ★ 数值比较器
数据选择器
工作原理：
数据选择器就是在数字信号的传输过程中，从一组 数据中选出某一个送到输出端，也叫多路开关。
又称多路选择器(Multiplexer，简称MUX)或多路开关。
数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.
即可得输出函数
Y
ST'
Y
A A2
74LS151
B A1
C
A0 D0 D1 D2 D3 D4 D5 D6 D7
0
1
卡诺图法求解
解：(1)选择数据选择器 选用 74LS151
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
(完整版)数字电路基础-阎石第五版-第4章
用与或非门实现
AG R 00 01 11 10
01 0 1 0
Z (RAG RAG RAG)
10 1 1 1
4.3 若干常用的组合逻辑电路
§4.3.1 编码器
编码：用二进制代码来表示某一信息（文 字、数字、符号）的过程。
实现编码操作的电路称为编码器。
编
高？低？
码 器
码？
一、二进制编码器 输入端：2n
(A B)CI
AB
S A B CI CO (A B)CI AB
S A B CI CO (A B)CI AB
这是一个全 加器电路
§4.2.2 组合逻辑电路的设计方法
根据实际逻辑问题
步骤：
确定输入、输出 列出真值表
最简单逻辑电路
设计
选择所需
门电路
写出表达式
并简化
画逻辑电路图
根据设
计要求
分析题意，将设计 要求转化为逻辑关
形式变换
系，这一步为设计
组合逻辑电路的根关据键设计所用
芯片要求
例1：设计三人表决电路（A、B、C）。每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。用与非门实现.
解:
1.首先指明逻辑符号取“0”、“1”的含义。三 个按键A、B、C按下时为“1”，不按时为“0”。 输出量为 L，多数赞成时是“1”，否则是“0”。
(( DC A) (DCB) (DCB))
解： Y2 ((DBA)(DC)) DBA DC
Y1 ((DCA)(DCB)(DCB)) DCA DCB DCB
Y0 ((DB)(DC)) DB DC
由真值表知：该电路可用来判别输入的4位二 进制数数值的范围。
数字电子技术基础第四章重点最新版
触 CP 上升沿(或下降沿)时刻翻转。
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字电子技术_第四章课后习题答案_(江晓安等编)
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：ABSF+⊕=++ABSSSABB将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b)所示。
数字电路教学课件DIGIT4
Qn+1=1=J
0
Q1
F主
Q1
R1 CP S1
1 0
K
0
1
CP
J 1
J=1，K=0
设 Qn=1
0
Q Q
1
Q
保持
F从
0 1
CP
Q
保持 保持
1
R2
CP S2
Qn+1=1=J
Q1
F主
Q1
1
R1 CP S1
1 0
K
0
0
CP
J 1
J=1，K=1
设 Qn=1
0 1 Q
Q
1
Q 0
F从
0 1
CP
Q
1
R2
CP S2
Q1
F主
Q1
1 被封锁
R1 CP S1
0
K CP J
避免了空翻
3、触发时的逻辑功能
J=K=0 不变
Q
Q
Q
R2
F从
1 0
CP
Q
CP S2
不变
Q1
F主 0 1
Q1
1
R1 CP S1
J=K=0时
Qn+1=Qn
K
CP
J
J=0，K=1
设 Qn=1
0 1 Q
Q
1
Q 0
F从
0 1
CP
Q
1 R2
Q1
CP S2 0
& c
R
CP
& d
S
时钟信号
CP=0时
Q & a
1
Q
& b
1
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真值表
D D D D D
D CP POL Qn Qn+1 注 0 × 0 1 0 1 保持 × 0 1 1 0 0 1 1 × 1 接收 1 1 1 × 0 0 0 0 × 1 接收 1 0 0 × 0 × 1 0 0 1 保持 × 1 0 1 CP POL Q 注 0 0 D 接 收 锁存 ↑ 0 CP 上升沿锁存 D 1 1 接 收 锁存 ↓ 1 CP 下降沿锁存
特性表： CP 0 1 1 1 1 1 1 1 1 R × 0 0 0 0 1 1 1 1 S × 0 0 1 1 0 0 1 1 Q × 0 1 0 1 0 1 0 1
n
特性方程: Q Qn 0 1 1 1 0 0
n+1
注
保持 保持 置1 置0
Q n +1 = S + RQ n RS = 0 约束条件 CP = 1期间有效 二、主要特点
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 13 4Q 4R 4S 8
16
+VCC Q1 Q2 Q3 Q4
R
4.2 同步触发器
4.2.1 同步 RS 触发器 触发器的工作状态不仅受输入端 (R、S) 同步触发器： 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器：S — 直接置位端； (不受 CP 控制) R — 直接复位端。 同步触发器： 同步 RS 触发器 同步 D 触发器
一、电路组成及工作原理 1. 电路及逻辑符号
Q G1 & S G3
& &
Q G2
Q
Q
Q
Q S C1 R
S CP R S CP R 曾用符号
R & G 4 CP R
S CP R 国标符号
S
2. 工作原理 当 CP = 0
S = R=1
Qn+1 = Qn
保持
R ⋅ CP = R ⋅ 1 = R 当 CP = 1 S ⋅ CP = S ⋅ 1 = S 与基本 RS 触发器功能相同
1. 时钟电平控制
CP = 1 期间接受输入信号； （抗干扰能力有所增强） 2. RS 之间有约束
不定 不许 不定
CP = 0 期间输出保持不变。
4.2.2 同步 D 触发器 一、电路组成及工作原理
Q G1 & S G3 & S
1 & &
Q G2 R G4 CP
S = D, R = D
Q n +1 = S + RQ n n = D + DQ = D
4.1 基本触发器
4.1.1 由与非门组成 一、电路及符号 1 0
G1 Q
& &
Q
0 1
Q S S
Q R R
Q=0 Q=1 Q=1 Q=0 0态
G2
1 0
S
R
0 1
1态
注意：输入端上低电平有效
二、工作原理
Q Q
&
1 0
G1
&
0 1
G2
0 1
S
R
0 1
1. 无信号
Q=0 0态 S = 1, R = 0 Q=1 “置 0”或“复位” (Reset) Q=1 1态 S = 0, R = 1 Q=0 “置 1”或“置位” (Set)
+VCC
Q1 Q2 Q3 Q4
内含 4 个基本 RS 触发器 2. 由或非门组成：CC4043(略)
二、TTL 集成基本触发器 74279、74LS279
Q
& &
S Q
&
R
&
– R –1 S –11 S –12 R –2 S –2 R –3 S –31 S –32 R –4 S4
1 2 3 5 6 10 11 12 14 15
不定 不定
Q 0 1 1 1 0 0
n+1
R 0 0 1 1
S 0 1 0 1
不定 不允许
RS Q n 00 01 11 10 Q n Q 保持 0 0 1 0 置1 1 置0 0 1 0 1 1
n+1
Q
n+1
Q
特性方程
n+1
= S + RQ
n
RS = 0
约束条件
[例]
R S
Q Q
R S
Q
Q
4.1.2 由或非门组成 一、电路及符号
S
S
R Q
Q
R
Q Q
三、现态、次态、特性表和特性方程 1. 现态和次态
现态Qn： 触发器接收输入信号之前的状态。 n+1 次态Q ： 触发器接收输入信号之后的新状态。
2. 特性表和特性方程
特性表 简化特性表
R 0 0 0 0 1 1 1 1
S 0 0 1 1 0 0 1 1
Qn 0 1 0 1 0 1 0 1
概述
一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 n Q 触发器接收输入信号之前的状态。 1. 现态： 2. 次态： Q
n +1
触发器接收输入信号之后的状态。
三、分类 1. 按电路结构和工作特点：基本、同步、边沿。 2. 按逻辑功能分：RS、JK、D 和 T(T′ )。 3. 其他： TTL 和 CMOS，分立和集成。
n+1
R CP
= D 下降沿时刻有效
3. 异步输入端的作用 D — 同步输入端
0 1 Q
0 1
异 直 SD G1 & 接 步 受时钟 CP 同步控制 置 1 R D、 S D — 异步输入端 位 1 0 G3 & 端 不受时钟 CP 控制 0
QQ QQ – RD – – SD CP RD D D CP 1 G5 & 1 G7 & D
直 异 & G 接 2 RD 步 复 1 0 位 & G 1 4 端
1
Q
0 1&– 来自DG6 G81
1
&
1
CP
曾用符号 国标符号
4. 波形
Q 1D C1 D CP Q
触发器的初始 0 状态可利用异步复位端接低电平实现
4.3 边沿触发器
4.3.1 边沿 D 触发器
一、电路组成及工作原理 1. 电路组成及逻辑符号
Q 曾用 符号 Q Q Q Q 从 S C1 R QM
1
Q
G1 & G3 & QM G5 & 1
Q
& G2 & G 4 QM & G6 & G8 1 1
Q 1D C1
QM
1
QD CP Q 国标 符号 1D C1 D D CP
3. 不定状态
2. 接受信号
Q = SQ
Q = RQ
Q=Q “保持”
S=R=0
Q和Q 均为UH
S = R =1
Q=Q
R 先撤消： 1态 0态 S 先撤消： 信号同时撤消： 状态不定
简化波形图 状态翻转过程需要一定的延迟时间, Q Q 如 1 → 0，延迟时间为 tPHL； & & 0 → 1，延迟时间为 tPLH 。 G1 由于实际中翻转延迟时间相对于脉 信号同时撤消 ,出 信号不同时撤 冲的宽度和周期很小，故可视为0。 现不确定状态 消，状态确定 R S 设触发器初始状态为0：
=1 1
° °
C C CP CP
1
G2
C
CP CP
当 POL=1 CP 下降沿锁存信号 当 POL=0 CP 上升沿锁存信号
0 1
D0 D1 D2 D3 CP POL
4 7 13 14 5 6
16 +VCC Q0 D0 Q0 D1 Q1 D2 CC Q1 4042 D3 Q2 CP Q2 POL Q3 Q3 8 VSS
1 0 0 1
K=0
1 0 0 1 1 0 1 1
(3) CP: 1 →0
四、 集成主从 JK 触发器 注意：多个输入端的情况 五、 主要特点 （1）CP 下降沿触发； （2）约束问题； （3）直接控制问题； （4）一次变化问题。
例题. 分析
设输出端 初态为 0 Q J=K=0 保持 J=K=1 翻转
n +1
=1
Q
n +1
、 Q
n +1
均为 U L
若高电平同时撤消，则状态不定。
波 S 形 R >1 G G1 >1 2 图 Q S Q R 三、特性表和特性方程 R 0 0 1 1 S 0 1 0 1 Q n+1 Q n 保持 1 置1 0 置0
不用 不许
Q
Q
四、基本 RS 触发器主 要特点 1. 优点：结构简单， 具有置 0、置 1、保持功能。 2. 问题：输入电平直接控制输 出状态，使用不便，抗干扰能 力差；R、S 之间有约束。
Q n+1= S + RQ n RS = 0 约束条件
4.1.3 集成基本触发器 一、CMOS 集成基本触发器 1. 由与非门组成：CC4044
EN
R
&
1
TG
Q
EN
S
&
EN
1 1
EN
EN
16 – 1RS 锁存触发器特性表 三态 1R R 4 – 1 2 1S S A n+1 1Q 11 – 3 EN R S Q 注 1S S B –12 5 2R 7 2Q R × 0 Z 高阻态 74279 –2 × 6 2S 74LS279 n S 保 持 2 0 0 1 – 10 3R Q 9 R 3Q 3 – 置1 0 11 1 13SA 1 S –31 12 3S 置 0 1 S 13 –32 0 14RB 0 4Q 14 R 1 – 4 1 14S 不用 不允许 S4 15 8