高速数字PCB板设计中的信号完整性分析

ＧＮＤ （ｂ）裁维宁并行端接
Ｖｃｃ
（ｃ）主动并行端接
了｛ 工
卒
ＧＮＤ （ｄ）并行ＡＣ端接
。｝ ＧＮＤ
（ｃ）二级管并行端接
图２并行端接方法示意图
（２）串行端接 串行端接是通过在尽量靠近源端的位置串行插入
万方数据
一个电阻到传输线中来实现，串行端接是匹配信号源的 阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应 大于等于传输线阻抗。这种策略通过使源端反射系数 为零，从而抑制从负载反射回来的信号（负载端输入高 阻，不吸收能量）再从源端反射回负载端。 ３．２．２ 不同工艺器件的端接技术
（Ｘｉｎｚｈｏｕ Ｔｅａｃｈｅｒｓ Ｕｎｉｖｅｒｓｉｔｙ．Ｘｉｎｚｈｏｕ，０３４０００．Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｗｉｔｈ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｅｌｅｃｔｒｉｃａｌ ｄｅｓｉｇｎ，ｈｉｇｈｅｒ ｓｉｇｎａｌ ｆｒｅｑｕｅｎｃｙ，ｓｍａｌｌｅｒ ＰＣＢ ｂｏａｒｄ ａｎｄ ｂｉｇｇｅｒ ｒｏｕｔｉｎｇ ｄｅｎｓｉｔｙ，ｔｈｅ
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时延已经成为时钟脉冲周期中的重要部分。
图１传输延时对信号的影响示意图
２．２反射（Ｒｅｆｌｅｃｔｉｏｎ） 反射就是子传输线上的回波。当信号延迟时间
（Ｄｅｌａｙ）远大于信号跳变时间（Ｔｒａｎｓｉｔｉｏｎ Ｔｉｍｅ）时，信 号线必须当作传输线。当传输线的特性阻抗与负载阻 抗不匹配时，信号功率（电压或电流）的一部分传输到线 上并到达负载处，但是有一部分被反射了。若负载阻抗 小于原阻抗，反射为负；反之，反射为正。布线的几何形 状、不正确的线端接、经过连接器的传输及电源平面不 连续等因素的变化均会导致此类反射。 ２．３ 同步切换噪声（ＳＳＮ）
２信号完整性的Biblioteka 义【１］信号完整性是指信号在电路中能以正确的时序和 电压做出响应的能力，是信号未受到损伤的一种状态， 它表示信号在信号线上的质量。 ２．１延迟（Ｄｅｌａｙ）
延迟是指信号在ＰＣＢ板的导线上以有限的速度传 输，信号从发送端发出到达接收端，其间存在一个传输 延迟。信号的延迟会对系统的时序产生影响，传输延迟 主要取决于导线的长度和导线周围介质的介电常数。 在高速数字系统中，信号传输线长度是影响时钟脉冲相 位差的最直接因素，时钟脉冲相位差是指同时产生的两 个时钟信号，到达接收端的时间不同步。时钟脉冲相位 差降低了信号沿到达的可预测性，如果时钟脉冲相位差 太大，会在接收端产生错误的信号，如图１所示，传输线
信号完整性问题不是由某一单一因素引起的，而是 板级设计中多种因素共同引起的，主要的信号完整性问 题包括反射、振铃、地弹、串扰等，下面主要介绍串扰和 反射的解决方法。 ３．１ 串扰分析
串扰是指当信号在传输线上传播时，因电磁耦合对 相邻的传输线产生不期望的电压噪声干扰。过大的串 扰可能引起电路的误触发，导致系统无法正常工作。
的端接可以改善信号完整性中的反射现象。
关键词：ＰＣＢ板；信号完整性；反射ｉ串扰
中图分类号：ＴＰ２７４
文献标识码：Ｂ
文章编号：１００４—３７３Ｘ（２００９）０１—１７７一０４
Ａｎａｌｙｓｉｓ ｏｆ Ｓｉｇｎａｌ Ｉｎｔｅｇｒａｌｉｔｙ ｉｎ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｈｉｇｈ Ｓｐｅｅｄ Ｄｉｇｉｔａｌ ＰＣＢ ＷＡＮＧ Ａｉｚｈｅｎ
Ｋｅｙｗｏｒｄｓ：ＰＣＢ ｂｏａｒｄ；ｓｉｇｎａｌ ｉｎｔｅｇｒａｌｉｔｙ；ｒｅｆｌｅｃｔｉｏｎ；ｃｒｏｓｓｔａｌｋ
随着集成电路输出开关速度提高以及ＰＣＢ板密度 增加，信号完整性（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ，ｓＩ）已经成为高速数字 ＰＣＢ设计必须关心的问题之一，元器件和ＰＣＢ板的参 数、元器件在ＰＣＢ板上的布局、高速信号线的布线等因 素，都会引起信号完整性的问题，对于ＰＣＢ布局来说，信 号完整性需要提供不影响信号时序或电压的电路板布 局，而对电路布线来说，信号完整性则要求提供端接元 件、布局策略和布线信息。ＰＣＢ上信号速度高、端接元件 的布局不正确或高速信号的错误布线都会引起信号完整 性问题，从而可能使系统输出不正确的数据、电路工作不 正常甚至完全不工作，如何在ＰＣＢ板的设计过程中充分 考虑信号完整性的因素，并采取有效的控制措施，已经成 为当今ＰＣＢ设计业界中的一个热门话题。
ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｂｅｃｏｍｅｓ ｍｏｒｅ ａｎｄ ｍｏｒｅ ｉｍｐｏｒｔａｎｔ．Ｅｓｐｅｃｉａｌｌｙ ｃｒｏｓｓｔａｌｋ ａｎｄ ｒｅｆｌｅｃｔｉｏｎ，ｗｈｉｃｈ ｏｆｔｅｎ ｌｅａｄ ｔＯ ｔｈｅ ｅｒｒｏｒ ｏｆ ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔｓ．Ｉｔｓ ｍａｉｎ ｐｒｏｂｌｅｍｓ ｏｎ ｔｈｅ ｂａｓｉｓ ｏｆ ｔｈｅ ｄｅｆｉｎｉｔｉｏｎ ｏｆ ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｉｓ ｉｎｔｒｏｄｕｃｅｄ，ｔｈｅ ｓｏｌｖｉｎｇ—ｍｅｔｈｏｄｓ ｏｆ ｔｈｅ ｃｒｏｓｓｔａｌｋ ａｎｄ ｒｅｆｌｅｃｔｉｏｎ ａｒｅ ｂｒｏｕｇｈｔ ｆｏｒｗａｒｄ，ｔｈｅ ｒｅｌｉａｂｉｌｉｔｙ ｉｓ ｐｒｏｖｅｄ ｂｙ ｔｈｅ ｔｏｏｌ ｏｆ Ａｌｔｉｕｍ Ｄｅｓｉｇｎｅｒ，ｔｈｅ ｒｅｓｕｌｔｓ ｉｎｄｉｃａｔｅ ｐｒｏｐｅｒ ｔｅｒｍｉｎａｔｉｏｎ ｃａｎ ｉｍｐｒｏｖｅ ｔｈｅ ｒｅｆｌｅｃｔｉｏｎ．
阻抗匹配与端接技术方案随着互联长度、电路中逻 辑器件系列的不同，也会有所不同。只有针对具体情 况，使用正确、适当的端接方法才能有效地减少信号反 射。一般来说，对于一个ＣＭＯＳ工艺的驱动源，其输出 阻抗值较稳定且接近传输线的阻抗值，因此对于 ＣＭＯＳ器件使用串行端接技术就会获得较好的效果； 而ＴＴＬ工艺的驱动源在输出逻辑高电平和低电平时 其输出阻抗有所不同，这时，使用并行戴维宁端接方案 则是一个较好的策略；ＥＣＬ器件一般都具有很低的输 出阻抗，因此，在ＥＣＬ电路的接收端使用一下拉端接电 阻来吸收能量则是ＥＣＬ电路的通用端接技术。当然上 述方法也不是绝对的，具体电路上的差别、网络拓扑结 构的选取、接收端的负载数量都是可以影响端接策略的 因素，因此在高速电路中实施电路的端接方案时，需要 根据具体情况来选取合适的端接方案，以获得最佳的端 接效果。
１信号完整性问题
良好的信号完整性，是指信号在需要的时候能以正 确的时序和电压电平数值做出响应。反之，当信号不能 正常响应时，就出现了信号完整性问题。信号完整性问 题能导致或直接带来信号失真、定时错误、不正确数据、
收稿日期：２００８一０６—１６ 基金项目：忻州师范学院科研基金资助项目
万方数据
地址和控制线以及系统误工作，甚至系统崩溃，信号完 整性问题不是某单一因素导致的，而是板级设计中多种 因素共同引起的。ＩＣ的开关速度，端接元件的布局不 正确或高速信号的错误布线都会引起信号完整性问题。 主要的信号完整性问题包括：延迟、反射、同步切换噪 声、振荡、地弹、串扰等。
高速数字ＰＣＢ板设计中的信号完整性分析
王爱珍
（忻州师范学院 山西忻州０３４０００）
摘要：当今飞速发展的电子设计领域，信号频率的不断提高，印制电路板变小，布线密度加大都使得信号完整性问题
越来越成为一个值得关注的问题。尤其是串扰和反射，常造成数字电路的误动作，从信号完整性的定义出发，介绍了信号完 整性的主要问题，提出了解决串扰和反射的方法，并在Ａｌｔｉｕｍ Ｄｅｓｉｇｎｅｒ环境下对一种端接技术进行了验证，结果表明：合理
（８）通过端接，使传输线的远端和近端、终端阻抗 与传输线匹配，可大大减少串扰和反射干扰。
３．２反射分析 ．
当信号在传输线上传播时，只要遇到了阻抗变化， 就会发生反射，解决反射问题的主要方法是进行终端阻 抗匹配。 ３．２．１ 典型的传输线端接策略
在高速数字系统中，传输线上阻抗不匹配会引起信 号反射，减少和消除反射的方法是根据传输线的特性阻 抗在其发送端或接收端进行终端阻抗匹配，从而使源反 射系数或负载反射系数为０。传输线的长度符合下列 的条件应使用端接技术：Ｌ＞ｔｒ／２ｔＤｄ。式中，Ｌ为传输线 长；￡，为源端信号上升时间；ｔ叫为传输线上每单位长度 的负载传输延迟。
（４）在相邻的信号线间插入一根地线也可以有效 减小容性串扰，这根地线需要每１／４波长就接人地层。
（５）感性耦合较难抑制，要尽量降低回路数量，减 小回路面积，信号回路避免共用同一段导线。
（６）相邻两层的信号层走线应垂直，尽量避免平行 走线，减少层间的串扰。
（７）表层只有一个参考层面，表层布线的耦合比中 间层要强，因此，对串扰比较敏感的信号尽量布在内层。
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２．７，地电平反弹噪声和回流噪声 在电路中有较大的电流涌动时会引起地平面反弹
噪声，如大量芯片的输出同时开启时，将有一个较大的 瞬态电流在芯片与板的电源平面流过，芯片封装与电源 平面的电感和电阻会引发电源噪声，这样会在真正的地 平面（０ Ｖ）上产生电压的波动和变化，这个噪声会影响 其他元件的动作。负载电容的增大、负载电阻的减小、 地电感的增大、同时开关器件数目的增加均会导致地弹 的增大。
由于串扰大小与线间距成反比，与线平行长度成正 比。串扰随电路负载的变化而变化，对于相同拓扑结构 和布线情况，负载越大，串扰越大。串扰与信号频率成 正比，在数字电路中，信号的边沿变化对串扰的影响最 大，边沿变化越快，串扰越大。针对以上这些串扰的特 性，可以归纳为以下几种减小串扰的方法：
（１）在可能的情况下降低信号沿的变换速率 通过在器件选型的时候，在满足设计规范的同时应 尽量选择慢速的器件，并且避免不同种类的信号混合使 用，因为快速变换的信号对慢变换的信号有潜在的串扰 危险。 （２）容性耦合和感性耦合产生的串扰随受干扰线 路负载阻抗的增大而增大，所以减小负载可以减小耦合 干扰的影响。 （３）在布线条件许可的情况下，尽量减小相邻传输 线间的平行长度或者增大可能发生容性耦合导线之间 的距离，如采用３Ｗ原则（走线问距离间隔必须是单一 走线宽度的３倍或两个走线问的距离间隔必须大于单 一走线宽度的２倍）。更有效的做法是在导线间用地线 隔离。
串扰是两条信号线之间的耦合，信号线之间的互感 和互容引起线上的噪声。容性耦合引发耦合电流，而感 性耦合引发耦合电压。串扰噪声源于信号线网之间、信 号系统和电源分布系统之间、过孔之间的电磁耦合。串 绕有可能引起假时钟，间歇性数据错误等，对邻近信号的 传输质量造成影响。实际上，我们并不需要完全消除串 绕，只要将其控制在系统所能承受的范围之内就达到目 的。ＰＣＢ板层的参数、信号线间距、驱动端和接收端的电 气特性、基线端接方式对串扰都有一定的影响。 ２．５ 过冲（Ｏｖｅｒｓｈｏｏｔ）和下冲（Ｕｎｄｅｒｓｈｏｏｔ）