基于VHDL的数字电子钟的设计
基于vhdl数字闹钟设计说明书
毕业设计（论文）论文题目：基于VHDL的数字闹钟设计所属系部：指导老师：职称：学生姓名：班级、学号:专业：毕业设计（论文）任务书题目：基于VHDL的数字闹钟设计任务与要求：设计一个带闹钟功能的24小时计时器。
完成功能：1.计时功能：每隔1分钟计时1次，并在显示屏上显示当前时间。
2.闹钟功能：如果当前时间与设置的闹钟时间相同，扬声器发出蜂鸣声。
时间：年月日至年月日共周所属系部：学生姓名：学号：专业：指导单位或教研室：指导教师：职称：毕业设计(论文)进度计划表本表作评定学生平时成绩的依据之一。
基于VHDL的数字闹钟设计【摘要】随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。
EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。
在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。
仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟功能具有一定的实际应用性。
关键词：数字闹钟 FPGA VHDL Quartus IIAbstract: With the EDA technology development and expansion of application fields and in-depth, EDA technology in the electronic information, communication, automatic control and computer applications of growing importance. EDA technology is dependent on a powerful computer, the software platform in the EDA tools for the hardware description language VHDL description for the system logic means completed design documents, automatically complete the test logic optimization and simulation, electronic circuit set up to achieve the system functionality. This article describes the VHDL hardware description language based on multi-function digital alarm clock design ideas and techniques. In the Quartus 11 compiler and development environment designed to simulate the process, and one by one to debug verification process operating conditions. Simulation and verification results show that the design method is feasible, digital alarm clock can adjust the time when the alarm clock to play music with some practical application.Key words: Alarm Clock FPGA VHDL Quartus II目录1 选题背景 (6)1.1选题研究内容 (6)1.2课题研究功能课题研究功能 (6)1.3课题相关技术应用 (6)2 FPGA 简介 (8)2.1FPGA概述 (8)2.2FPGA编程原理 (8)2.3FPGA设计流程 (9)3 总体设计思想 (10)3.1基本原理 (10)3.2设计框图 (10)4 设计步骤和调试过程 (11)4.1总体设计电路 (11)4.2模块设计和相应模块程序 (12)4.3仿真及仿真结果分析 (14)4.4实验调试结果 (15)结束语 (16)文献 (17)1 选题背景1.1 选题研究内容设计一个 24 小时的闹钟，该闹钟由显示屏、数字键、TIME 键、ALARM 键、扬声器组成。
基于VHDL的数字频率计设计
XXXXXXX学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：设计地点：XXXXXXX学院起迄日期：20XX.9.1~20XX.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1. 频率范围为：1Hz~50MHz。
2. 结果用数码管十进制显示。
3. 输入信号电压幅度为50mV～5V。
三、工作内容和要求：1. 构建大体的设计方案，并了解其内容。
2. 构建出大体的顶层原理设计框图。
3. 对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。
4. 对整个原理框图进行编译并通过。
5. 对整个仿真图编译通过。
四、主要参考文献：[1] 陈必群. EDA技术与项目训练[M] ，常州：常州信息职业技术学院，2009年.[2] 王凤英. 基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10[3] 谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年[4] 张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年[5] 刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年[6] 宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.学生（签名）年月日指导教师（签名）年月日教研室主任（签名）年月日系主任（签名）年月日毕业设计（论文）开题报告基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1 主要技术指标 (2)2.2 工作内容和要求 (2)第3章数字频率计的方案设计.............................. (3)3.1 基本原理 (3)3.1.1 频率计测量频率的设计原理 (3)3.1.2 频率计测量频率的原理图 (3)3.2 设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1 频率控制模块的VHDL语言源程序 (4)4.1.1 频率控制模块的程序 (4)4.2 十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1 十进制计数器的程序 (5)4.2.2 十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2 系统模块的程序 (7)4.4 锁存器LOCK的VHDL语言源程序 (10)4.4.1 锁存器LOCK的程序 (10)4.5 译码模块DECODER的VHDL语言源程序 (11)4.5.1 译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1 MUX41程序 (12)4.7 四进制计数器CNT4的VHDL语言源程序 (13)4.7.1 四进制计数器CNT4的程序 (13)4.8 250分频器的VHDL语言源程序 (14)4.8.1 250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1 频率控制模块仿真波形图 (15)5.2 十进制计数器模块仿真波形图 (15)5.3 锁存模块仿真波形图 (15)5.4 译码模块波形仿真图 (16)5.5 四选一选择器MUX41的仿真图 (16)5.6 四进制计数器CNT4的仿真图 (16)5.7 250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。
vhdl数字电子钟的设计与实现
基于VHDL数字电子钟的设计与实现摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。
数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。
在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。
关键词：电子钟；门电路及单次按键；琴键开关目录第一章引言----------------------------------------------------------------11.1 课题的背景、目的------------------------------------------11.2 课程设计的内容------------------------------------------1 第二章EDA与VHDL简介--------------------------------------------------22.1 EDA的介绍---------------------------------------------22.2 VHDL的介绍--------------------------------------------32.2.1 VHDL的用途与优点-----------------------------------------------------------------32.2.2 VHDL的主要特点----------------------------------------------------------------------2.2.3 用VHDL语言开发的流程------------------------------------------------------------ 第三章数字电子钟的设计方案------------------------------------------63.1秒脉冲发生器--------------------------------------------73.2可调时钟模块--------------------------------------------83.3校正电路------------------------------------------------83.4闹铃功能------------------------------------------------103.5日历系统------------------------------------------------11 第四章结束语---------------------------------------------------------------134.1致谢----------------------------------------------------144.2参考文献------------------------------------------------151引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。
关于VHDL中的时钟是不是可综合的问题
关于VHDL中的时钟是不是可综合的问题1。
VHDL综合器中把通过边沿触发其他信号的东西统统定义为时钟信号。
比如说，一个信号B的变化需要A的下降沿来触发，那么在相应的进程中就把A看作是时钟信号，即使A可能只变化了这一次。
2。
明确了1，就来看2。
任意一个信号或者变量只能有一个时钟驱动。
多时钟驱动的信号或变量会在综合时报错。
比如说，如下语句在一个进程中：if (clk'event and clk = '1') thenB <= '1';end if;if (A'event and A = '0') thenB < = '0';end if;这里面的B就叫做被时钟clk和时钟A同时驱动了，虽然我们平时不习惯把A 也叫做时钟，但是它在综合时似确实被这样认为的。
因此，这就要求我们在写程序之前，要把所有的信号都拼尽全力的用不多于一个时钟来驱动，当然不用时钟也是可以的。
同时也引申出一点，就是一个进程的敏感表表示的是进程间的驱动关系，这个需要极其认真地考虑，要弄清楚进程间究竟是用什么通信的，尤其牵扯到时钟的时候，到搞懂究竟是哪个时钟触发了信号。
切不可随意添加信号，在仿真时可能问题不大，但是综合的时候可能会有大问题。
这个从物理上也好理解，一个又边沿触发的信号物理上就是用一个D触发器实现的，无论这个触发信号是变化很长时间还是只变化一次，只要是牵扯到检测边沿，就需要一个D触发器。
而一个信号只能对应一个D触发器，一个D触发器只能由一个时钟驱动，所以以上语句是无法综合的。
也就是说，两个时钟同时触发的D触发器现阶段无法实现。
为什么无法实现呢？留个问题。
3。
使用异步电路只有如下一种书写方式可以综合：process(clk,reset)beginif (reset = '1') thenB <= '1';elsif (clk'event and clk = '0') thenB < = '0';end if;end process;下面的语句会在综合中报错：process(clk,reset)beginif (reset = '1') thenB <= '1';end if;if (clk'event and clk = '0') thenB < = '0';end if;end process;报的错误是同步时钟前面存在异步信号。
VHDL数字钟
课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：学号：姓名:指导老师：设计时间：摘要本设计是基于VHDL语言的数字钟，硬件平台是Xilinx的Virtex2系列FPGA 开发板。
该数字钟具备预置年月日时分秒的功能，通过按键还可以改变数字钟显示的内容和进入不同的设置状态，并通过加减按键调整系统时间。
在整个VHDl数字电路系统中，采用层次化设计方法，自顶向下进行设计。
设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。
工程中底层实体实现了年月日、时分秒的双向计数器功能，另外还单独设计了系统的时钟模块，用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。
为了消除按键的抖动，为此设计了按键消抖模块，采用了状态机来对按键进行消抖。
为了实现根据年份和月份对当前月的天数的判断逻辑，采用了函数对该逻辑进行分析，给出正确的判断结果。
为了提高利用率，在工程中建立了一个包集文件，对底层实体进行了统一封装，方便顶层的调用。
底层的所有实体系统的顶层主要完成了底层的元件例化，主控状态机对系统的状态转换进行控制，按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。
关键词：层次化设计，元件例化，函数，状态机目录摘要 (2)一、课程设计目的 (4)二、课程设计内容及其要求 (4)三、VHDL程序设计 (5)1．设计方案论证 (5)2．设计思路与方法 (6)3．VHDL源代码及其仿真结果 (7)1、六进制可逆计数器 (7)2、十进制可逆计数器， (9)3、十二进制可逆计数器， (11)4、二十四进制可逆计数器 (13)5、天数计数器 (16)6、判断闰年和月份 (18)7、时钟分频模块 (22)8、按键消抖模块 (24)9、程序包 (27)10、顶层实体（主控状态机） (29)四、编程下载 (38)五、课程设计总结 (38)六、参考文献 (38)一、课程设计目的诞生于1983年的VHDL语言，在1987年被美国国防部和IEEE指定为标准硬件描述语言。
数字秒表实验报告
EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业 10通信工程指导教师二零一二年十二月基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。
推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。
此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。
关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1KAbstractThe electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.Key Words：EDA、Quartus II、VHDL、Module、Simulation、ACEX1K目录摘要----------------------------------------------------------------2 Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1 设计思想----------------------------------------------------42.2 方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1 顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1 模块仿真----------------------------------------------------84.1.1 时钟分频电路模块仿真 ----------------------------------84.1.2 十进制计数控制模块仿真---------------------------------94.1.3 六进制计数控制模块仿真---------------------------------94.2 总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1 引脚分配---------------------------------------------------115.2 下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1 ：本设计各模块代码-------------------------------------------14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1) 复位开关用来使计时器清零，并做好计时准备。
基于VHDL语言的数字钟设计
２ 系统 设 计
基 于 ＶＨＤ Ｌ语 言 ，用 Ｔ ｐＤ ｗｎ的 思 想 进行 设 计 。 。 ｏ—ｏ ］ 在 各个模 块都 编译 通 过 的 基 础 上 在 顶 层 用 原 理 图 的方 法 实 现 。具体 实 现步骤 如下 ： １ ）确 定总体 结构 这是在 进行 系统具 体编程 设计 之前 就 应该做 的工 作 。有 了这 一 步 ，就对 数 字 钟 的 模 块 有 了了 解 。
技 术 和 ＶＨＤ Ｌ语 言 。
［ 关键 词 ］ Ｅ Ａ 技 术 ；ＶＨＤ Ｄ Ｌ语 言 ；数 字钟
［ 中图分类号］ＴＰ １ ３２
［ 文献标 识码 ］Ａ
［ 文章编号］１ ７ ６３—１０ ２ ０ ）０ 一Ｎ２ ５ ｏ ４ ９（０ ８ １ ５一３
随着人类 的不 断进 步 ，现代 电子设 计技 术 已进入 一个 全新 的 阶段 ，传统 的 电子设计 方 法 、工具 和器 件 在更 大的程 度上 被 Ｅ Ａ所 取代 。在 Ｅ Ｄ ＤＡ 技 术Ⅲ 中 ，最 令 人关 注 的 的是逻 辑 设计 仿 真 测试 技 术 。该
分 、小 时信号 ，通过 时钟扫描 逐个在数 码管上 显示 。校时功 能主要是 在计数器 的设计 上实现 ，通过设计
正常计 时和校 时 ２个选 通端完 成正常计 时和校 时 的切 换 。 ３ 系统核 心模块 功能 分析及 实现 ） ①时 间计数模 块 。时间 计数模 块 由一 系列 的计数器 进行 级 联 实 现 ，包 括六进制 、十 进制 、二 十 四进制 计数器 。秒 和分钟 的计 数器 的各位为 十进制计 数器 。小 时位 的二
基 于 ＶＨＤＬ语 言 的 数 字 钟 设 计
陈茂 源 （ 地质大学 （ 中国 武汉）信息工程学院， 湖北 武汉 ４０７） ３０４
基于VHDL语言的数码管闪烁控制的实现
在上位机调试时 ， 最重要 的是顺序的处理数据 ， 因为
不 同的数据在转化 时会乘 以不同的权 ，所 以如果数据顺
序不正确 ， 将得不到预期的效果。当输入一个方波时 ， 现
象如 图 ７ 示 。 所
［ 刘皖， ４ ］ 何道君’ 谭明． Ｇ Ｆ Ａ设计与应用［ ］ Ｐ Ｍ． 北京： 清华大学
出版社， ０ ， ． ２ ６６ ０ ０
［赵宇 玲． 于 Ｆ Ｇ ５ ］ 基 Ｐ Ａ的信号采集 与处理 系统设计 与实
现［】 Ｄ． 南京： 京理工大学， ０ ，： — ３ 南 ２ ８ ２ ２． ０ ６２
１ ４
＿
ｗ ｅ ” １” ＞ ａｕ ＝ｈ ｍ （ ； ｈ ｎ ０ ＝ ｄｏ ｔ ｓｕ ｇ ） １ ＜ ３
ｗ ｅ ”０ ” ＞ ａｕ＜ ｓｕ ｇ ） ｈ ｎ １０＝ ｄｏ ｔ＝ｈ ｍ （ ； ４ ｗ ｅ ”０ ” ＞ ａｕ ＝ｈ ｍ （ ； ｈ ｎ １ １＝ ｄｏ ｔ ｓｕ ｇ ） ＜ ５ ｗ ｅ ” ” ＞ ａｕ ＝ｈ ｍ （ ； ｈ ｎ １０＝ ｄｏ ｔ ｓｕ ｇ ） １ ＜ ６
基 于 Ｖ Ｄ 语 言的数码管闪烁控制的实现 ＨＬ
电子 质 量 （ １第 ０ 期） ２２ ７ ０
为数码管闪烁的基准时钟 ， 用于控制数字 闪烁 的快慢 ， 从
而达到调速的 目的。
Ｓ ４：
Ｗ ＨＥＮ ３ ＞Ｆ Ｓ ＝ ＬＯＷ ＥＲ２ ＝ ３ＣＵＲＲＥＮＴ Ｓ ＜ ＦＦ ； ＴＡＴ ： Ｅ＜
的 显示 。
ＥＮＤ ＣＡＳ Ｅ； ＥＮＤ Ｉ Ｆ；
２各模块设计
２１分频模块 。 该模块主要用 Ｖ Ｄ Ｈ Ｌ语言实现四分频 和八分频。设
计时主要用 到计数器。主要代码如下 ：
Ｉ Ｉ Ｉ ＧＥ Ｃ Ｋ Ｉ ）ＨＥＮ ＦＲ ＳＮＧ ＥＤ ｆＬ ＮＴ
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（ 上 接 第 ４３５ 页）
ｌｎ Ｓ ＋ｒ（ｒ－ ρ）Ｔ＋ １ σ２Ｔ２Ｈ
＇
ｄ３ ＝
Ｇ
２ σＴＨ
，
＇＇
ｄ４ ＝ｄ３ －
σＴＨ。
参考文献 ［１］张 艳 ， 孙 彤 ． 关 于 欧 式 缺 口 期 权 定 价 模 型 的 研 究 ［Ｊ］． 徐 州 师 范 大 学 学 报 ，２００６，２４（１２）：４４－ ４７． ［２］Ｄｕｃａｎ Ｔ Ｅ， Ｈｕ Ｙ， Ｐａｓｉｋ－ Ｄｕｃａｎ Ｂ． Ｓｔｏｃｈａｓｔｉｃ ｃａｌｃｕｌｕｓ ｆｏｒ ｆｒａｃｔｉｏｎａｌ Ｂｒｏｗｎｉａｎ ｍｏｔｉｏｎ ［Ｊ］．ＳＩＡＭ Ｊ． Ｃｏｎｔｒｏｌ Ｏｐｔｉｍ，２０００，３８：
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（ 上 接 第 ４３７ 页）
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３ 、结束语
（ 下 转 第 ４３９ 页）
科技信息
高校理科研究
ｓｔ （１ ）＝ｐ （３ ）； ｓｔ （２ ）＝ｐ （４ ）； ｓｔ （３ ）＝ｐ （２ ）；
ｆｏｒ ｉ＝１：３ ｆｏｒ ｊ＝１：３ ｓｔｉｆｆ（ｆｔ （ｉ ）， ｆｔ （ｊ ））＝ｓｔｉｆｆ（ｆｔ （ｉ ）， ｆｔ （ｊ ））＋ｔａ （ｉ ， ｊ ）； ｓｔｉｆｆ（ｓｔ （ｉ ）， ｓｔ （ｊ ））＝ｓｔｉｆｆ（ｓｔ （ｉ ）， ｓｔ （ｊ ））＋ｔａ （ｉ ， ｊ ）； ｍａｓｓ （ｆｔ （ｉ ）， ｆｔ （ｊ ））＝ｍａｓｓ （ｆｔ （ｉ ）， ｆｔ （ｊ ））＋ｔｂ （ｉ ， ｊ ）； ｍａｓｓ （ｓｔ （ｉ ）， ｓｔ （ｊ ））＝ｍａｓｓ （ｓｔ （ｉ ）， ｓｔ （ｊ ））＋ｔｂ （ｉ ， ｊ ）； ｅｎｄ ｅｎｄ
ｓｉｇｎａｌ ｃｏｏ： ｓｔｄ＿ｌｏｇｉｃ；
ｓｉｇｎａｌ ｃｌｋＩ：ｓｔｄ＿ｌｏｇｉｃ；
ｃｏｍｐｏｎｅｎｔ ｄｆｆ ｉｓ
ｐｏｒｔ（ ｃｌｋ， ｄ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ；
ｑ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ；）；
ｅｎｄ ｃｏｍｐｏｎｅｎｔ；
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ （ｃｌｋ ）
ｖａｒｉａｂｌｅ ｓ＿ ｏｎｅ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９；
ｖａｒｉａｂｌｅ ｓ＿ ｔｅｎ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９；
ｂｅｇｉｎ
ｉｆ ｃｌｋ＇ ｅｖｅｎｔ ａｎｄ ｃｌｋ＝１＇ ｔｈｅｎ
ｉｆ ｓｅｔｔｉｍｅ＝＇１＇ ｔｈｅｎ
ｉｆ ｓ＿ｏｎｅ＜９ ｔｈｅｎ
ｓ＿ ｏｎｅ：＝ｓ＿ ｏｎｅ＋１；
ｅｌｓｅ
ｓ＿ｏｎｅ ： ＝０
ｉｆ ｓ＿ ｔｅｎ＜ ５ ｔｈｅｎ
科技信息
高校理科研究
基于 ＶＨＤＬ 的数字电子钟的设计
山东电子职业技术学院 田延娟
［摘 要］本 文 以 一 款 数 字 钟 设 计 为 例 ， 较 详 细 的 介 绍 了 如 何 用 ＶＨＤＬ 语 言 设 计 数 字 电 路 ， 由 此 说 明 利 用 ＶＨＤＬ 开 发数字电路的优点。 ［关键词］ＶＨＤＬ 设 计 数 字 钟 数 字 电 路
ｔｉｏｎ ｔｏ Ｆｉｎａｎｃｅ ［Ｊ］．Ｉｎｆｉｎｉｔｅ Ｄｉｍｅｎｓｉｏｎａｌ Ａｎａｌｙｓｉｓ， Ｑｕａｎｔｕｍ Ｐｒｏｂａ－ ｂｉｌｉｔｙ ａｎｄ Ｒ ｅｌａｔｅｄ Ｔｏｐｉｃｓ．２００３，６：１－ ３２．
［４］Ｃｉｐｒｉａｎ Ｎｅｃｕｌａ．Ｏｐｔｉｏｎ Ｐｒｉｃｉｎｇ ｉｎ ａ Ｆｒａｃｔｉｏｎａｌ Ｂｒｏｗｎｉａｎ Ｍｏｔｉｏｎ Ｅｎｖｉｒｏｎｍｅｎｔ ［Ｒ ／ Ｌ］ Ｐｒｅｐｒｉｎｔ，Ａｃａｄｅｍｙ ｏｆ Ｅｃｏｎｏｍｉｃ Ｓｔｕｄｉｅｓ Ｂｕｃｈａｒｅｓｔ，Ｒ ｏｍａｎｉａ，ｗｗｗ．ｄｏｆｉｎ．ａｓｅ．ｒｏ／ ．
ｅｌｓｅ
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ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
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ｅｎｄ ｐｒｏｃｅｓｓ；
ｃｌｋＩ＜＝ｎｏｔ ｃｌｋ；
译码器
译码器
译码器
时计数器
分计数器
秒计数器
校时电路
晶体振荡器
分频器
图 １ 数字电子钟逻辑框图 其 基 本 功 能 划 分 为 ： 计 数 模 块 （包 括 秒 、分 、时 ）、译 码 模 块 、 扫 描 显 示 控 制 模 块 。计 数 模 块 由 两 个 ６０ 进 制 计 数 器 和 一 个 ２４ 进 制 计 数 器 组 成 ， 分 别 对 秒 、分 、小 时 进 行 计 数 ， 当 计 数 到 ２３ 点 ５９ 分 ５９ 秒 的 时 候 ， 即 一 天 结 束 ， 计 数 器 清 零 ， 新 的 一 天 重 新开始计数。 ２ 、模块设计 ２．１ ＶＨＤＬ 语 言 的 基 本 结 构 一 个 独 立 的 设 计 实 体 通 常 包 括 ： 实 体 （ＥＮＴＩＴＹ）、 结 构 体 （ＡＲＣＨＩＴＥＣＴＵＲＥ）、配 置 （ＣＯＮＦＩＧＵＲＡＴＩＯＮ）、包 集 合 （ＰＡＣＫＧＥ）、 和 库 （ＬＩＢＲＡＲＹ）５ 个 部 分 。 其 中 实 体 用 于 描 述 所 设 计 的 系 统 的 外部接口信号；构造体用于描 述系 统内 部 的结 构和 行 为；建 立 输入和输出之间的关系； 配置语句安装具体元件到实体—结 构体对， 可以被看作是设计的零件清单；包集合存放各个设计 模 块 共 享 的 数 据 类 型 、常 数 和 子 程 序 等 ； 库 是 专 门 存 放 预 编 译 程序包的地方。 ２．２ 各模块的实现 数 字 钟 包 括 小 时 、分 钟 、秒 以 及 显 示 电 路 ， 这 样 就 可 以 把 整 个 电 路 分 成 以 上 ４ 个 模 块 来 完 成 ， 分 别 设 计 对 应 小 时 、分 钟 、 秒 的 ２４ 进 制 的 计 数 电 路 和 ６０ 进 制 的 计 数 分 频 电 路 以 及 显 示 模 块 电 路 ， 下 面 给 出 秒 的 ６０ 进 制 计 数 电 路 的 代 码 ： ｌｉｂｒａｒｙ ｉｅｅｅ； ｕｓｅ ｉｅｅｅ． ｓｔｄ－ ｌｏｇｉｃ－ １１６４． ａｌｌ； ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ６０ ｉｓ
Ｕｌ：ｄｆｆ ｐｏｒｔ ｍａｐ（ｃｌｋＩ，ｃｏ，ｃｃ））；
２．３ 各 模 块 的 编 译 、仿 真 和 下 载
各 模 块 设 计 完 成 后 通 过 编 译 、仿 真 ， 最 后 下 载 到 ＦＰＧＡ 芯
片中进行硬件测试， 则数码管显示计时结果。通过测试， 计时
结果正确， 即数码管显示正确计时结果。
ｅｎｄ ｐｒｏｄ＝１ ； ｆｏｒ ｋ＝１：ｎｏｄｅｓｎｕｍ ｉｆ （ｍｏｄ（ｋ－ １，ｎ＋１）＝＝０） ｜ （ｍｏｄ（ｋ，ｎ＋１）＝＝０） ｂｏｕｎｄ （ｐｒｏｄ ）＝ｋ ； ｐｒｏｄ＝ｐｒｏｄ＋１ ； ｅｌｓｅ ｆｏｒ ｊ＝２：ｎ ｉｆ ｍｏｄ（ｋ－ ｊ，ｎ＊（ｎ＋１））＝＝０ ｂｏｕｎｄ （ｐｒｏｄ ）＝ｋ ； ｐｒｏｄ＝ｐｒｏｄ＋１ ； ｅｎｄ ｅｎｄ ｅｎｄ ｅｎｄ ｊ＝０ ；
２
２
例 ５ 为 了 检 查 某 药 品 降 胆 固 醇 的 作 用，作 了 １５０ 例 临 床 观 察，
结 果 １１ 例 有 效，试 求 总 体 有 效 率 的 置 信 度 为 ９９％的 置 信 区 间 。
解
：
ｎ＝１５０，
ｘ０＝１１
样本率
ｐ＝
１１ １５０
＝０．０７３，α＝０．０１
查表得，
ｕ １－
α
２
ｆｏｒ ｉ＝１：ｂｎｏｄｅｎｕｍ ｓｔｉｆｆ（ｂｏｕｎｄ（ｉ）－ ｊ，：）＝［］； ｓｔｉｆｆ（：，ｂｏｕｎｄ（ｉ）－ ｊ）＝［］； ｍａｓｓ（ｂｏｕｎｄ（ｉ）－ ｊ，：）＝［］； ｍａｓｓ（：，ｂｏｕｎｄ（ｉ）－ ｊ）＝［］； ｊ＝ｊ＋１ ；
％ｄｌｇ＝ｓｐｒｉｎｔｆ（＇ｂｎｏｄｅ：％ｄ＇ ，ｂｏｕｎｄ（ｉ））； ％ ｄｉｓｐ （ｄｌｇ）； ｅｎｄ ｄ＝ｓｏｒｔ （ｅｉｇ（ｓｔｉｆｆ， ｍａｓｓ ））； ｄ （１ ： ｍｉｎ （６ ， ｓｉｚｅ （ｄ ， １ ））） ｆｉｄ＝ｆｏｐｅｎ（＇ｒｅｓｕｌｔ＼ｄｌｉｎｅａｒ．ｍ＇ ，＇ａ＇ ）； ｆｐｒｉｎｔｆ（ｆｉｄ，＇ｎ＝％２ｄ ＼ｎ ＇ ，ｎ）； ｆｏｒ ｉ＝１：ｍｉｎ（６，ｓｉｚｅ（ｄ，１）） ｆｐｒｉｎｔｆ（ｆｉｄ，＇ ％２０．１４ｆ ＼ｎ＇ ，ｄ（ｉ））； ｅｎｄ ｆｃｌｏｓｅ （ｆｉｄ ）； ｔｏｃ ； 从 这 个 算 例 可 以 看 出 应 用 Ｍａｔｌａｂ 去 求 解 特 征 值 ， 特 征 值 接 近 真 解 ， 从 而 进 一 步 说 明 了 在 Ｍａｔｌａｂ 语 言 环 境 下 实 现 有 限 元 法 的 灵 活 性 、准 确 性 。