数字电子技术基础(第二版) 侯建军第九章
数字电子技术基础(侯建军)
§1-2 逻辑代数基础
逻辑变量及基本逻辑运算 逻辑函数及其表示方法
逻辑代数的运算公式和规则
逻辑变量及基本逻辑运算
一、逻辑变量
取值：逻辑 0 、逻辑 1 。逻辑 0 和逻辑 1 不代 表数值大小，仅表示相互矛盾、相互对立 的两种逻辑状态
二、基本逻辑运算 与运算 或运算 非运算
返 回
与逻辑
只有决定某一事件的所有条件全部具备， 这一事件才能发生
乘基取整法 ：小数乘以目标数制的基数（ R=2 ），第 1一次相乘结果的整数部分为目的数的最高位 0 1 K0 0 -1，将其小 数部分再乘基数依次记下整数部分，反复进行下去， 直 K-1 K-2 K-3 K-4 K-5
由此得：(0.65)10=(0.10100)2 综合得：(81.65)10=(1010001.10100)2
逻辑表达式
―-‖非逻辑运算符
F= A
逻辑符号 1 A
F
三、复合逻辑运算 与非逻辑运算 或非逻辑运算 与或非逻辑运算
或逻辑真值表
A 0 0 1 1 B 0 1 0 1 F 0 1 1 1 逻辑符号 A 1 B
F
或逻辑运算符，也有 N个输入： 用“∨”、“∪”表 逻辑表达式 示 F= A + B+ ...+
F= A + B
N
返 回
非逻辑
当决定某一事件的条件满足时，事件不发 返 回 生；反之事件发生，
非逻辑真值表 A F 0 1 1 0
§1-1 数制与编码
进位计数制 数制转换
数值数据的表示
常用的编码
§1-2 逻辑代数基础
逻辑变量及基本逻辑运算 逻辑函数及其表示方法
逻辑代数的运算公式和规则
数字电子技术基础(侯建军)
按权展开式 位置计数法 1、十进制 (333.33)10 =3 102 + 3 101+ 3 100+ 3 10-1 +3 10-2
权 权 权 权 权
进位计数制
特点：1)基数10，逢十进一，即9+1=10
表示相对小数点 的位置 2)有0-9十个数字符号和小数点，数码K i从0-9
3)不同数位上的数具有不同的权值10i。 4)任意一个十进制数，都可按其权位数基 展成多项式的形式 (N)10=(Kn-1 K1 K0. K-1 K-m)10 =Kn-1 10n-1++K1101+K0100+K-1 10-1++K-m 10-m n 1 K 10 i i 返 回 i m
原码的性质：
返 回
一、真值与机器数
（数值的绝对值） 最高位： ―1‖表示“-‖
―0‖有两种表示形式 正数：尾数部分与真值形式相同 …0] = 000…0 而 [-00…0] = 111…1 [+00 反 反 负数：尾数为真值数值部分按位取反 数值范围： +（2n –1-1）≤[X]反≤-（2n-1-1） 如n = 反码[X]反： 符号位 + 尾数部分 2. 8，反码范围01111111～10000000，数值范围 为+127～-127 [X1]反 = 00000100 X1 = +4 符号位后的尾数是否为真值取决于符号位 [X2]反 = 11111011 X2 = -4
常用编码
常用的编码：
用一组二进制码按一定规则排列起 来以表示数字、符号等特定信息。
（一）自然二进制码及格雷码 按自然数顺序 排列的二进 常用四位自然二进制码，表示十进 制 码 制数0--15，各位的权值依次为23、 22、21、20。 格雷码 1.任意两组相邻码之间只有一位不同。 注：首尾两个数码即最小数0000和最大 数1000之间也符合此特点，故它可称为 循环码 2.编码还具有反射性，因此又可称其 为反射码。 返 回 自然二进制码
模拟电子电路及技术基础 第二版 答案 孙肖子 第9章
所以
2 1 U CC Pom 2 RL
U (BR)CEO 2Pom RL 2 1616 22.6V
最大管耗 PCM=0.2Pom=3.2 W 功率管最大耐压
U(BR)CEO≥2U==45.24 V
功率管最大集电极电流
I CM U CC 22.6 1.4A RL 16
第九章 功率放大电路
第九章 功率放大电路
图 P9-5
第九章 功率放大电路
解 (1) 最大输出功率Pom：
2 1 U CC 1 1515 Pom 14.06W 2 RL 2 8
(2) 效率η
2 2U CC Pom π PE , 78.5% πRL PE 4
(3) C1的作用是隔直流， 通交流。
为得到最大交流输出功率， 输入电压ui的幅度。
第九章 功率放大电路
图 P9-7
第九章 功率放大电路
第九章 功率放大电路
(7)
1 U C2 U CC 6V 2
调整R1或R3电阻可满足此要求， 即使UC2=6 V。 (8) 为保证功放具有良好的低频响应， 电容C2应满足
1 1 C2 1.99103 μF 2πRL f L 2 3.1410 8
选取2000 μF/6 V的电解电容即可。 (9) 克服交越失真， 应调整R2电阻， 须将R2增大。
直流电源供给功率
2U om 2 2 1015 PE U CC 16.9W πRL 3.14 8 单管的管耗
1 1 Pc ( PE Po ) (16.9 12.5) 2.2W 2 2
效率
Po 12.5 74% PE 16.9
第九章 功率放大电路
《数字电子技术》详细目录
《数字电子技术》目录第1章数制与编码1.1 数字电路基础知识1.1.1 模拟信号与数字信号1.1.2 数字电路的特点1.2 数制1.2.1 十进制数1.2.2 二进制数1.2.3 八进制数1.2.4 十六进制数1.3 数制转换1.3.1 二进制数与八进制数的相互转换1.3.2 二进制数与十六进制数的相互转换1.3.3 十进制数与任意进制数的相互转换1.4 二进制编码1.4.1 加权二进制码1.4.2 不加权的二进制码1.4.3 字母数字码1.4.4 补码1.5带符号二进制数的加减运算1.5.1 加法运算1.5.2 减法运算第2章逻辑门2.1 基本逻辑门2.1.1 与门2.1.2 或门2.1.3 非门2.2 复合逻辑门2.2.1 与非门2.2.2 或非门2.2.3 异或门2.2.4 同或门2.3 其它逻辑门2.3.1 集电极开路逻辑门2.3.2 集电极开路逻辑门的应用2.3.3 三态逻辑门2.4 集成电路逻辑门2.4.1 概述2.4.2 TTL集成电路逻辑门2.4.3 CMOS集成电路逻辑门2.4.4 集成逻辑门的性能参数2.4.5 TTL与CMOS集成电路的接口*第3章逻辑代数基础3.1 概述3.1.1 逻辑函数的基本概念3.1.2 逻辑函数的表示方法3.2 逻辑代数的运算规则3.2.1 逻辑代数的基本定律3.2.2 逻辑代数的基本公式3.2.3 摩根定理3.2.4 逻辑代数的规则3.3 逻辑函数的代数化简法3.3.1 并项化简法3.3.2 吸收化简法3.3.3 配项化简法3.3.4 消去冗余项法3.4 逻辑函数的标准形式3.4.1 最小项与最大项3.4.2 标准与或表达式3.4.3 标准或与表达式3.4.4 两种标准形式的相互转换3.4.5 逻辑函数表达式与真值表的相互转换3.5 逻辑函数的卡诺图化简法3.5.1 卡诺图3.5.2 与或表达式的卡诺图表示3.5.3 与或表达式的卡诺图化简3.5.4 或与表达式的卡诺图化简3.5.5 含无关项逻辑函数的卡诺图化简3.5.6 多输出逻辑函数的化简*第4章组合逻辑电路4.1 组合逻辑电路的分析4.1.1 组合逻辑电路的定义4.1.2 组合逻辑电路的分析步骤4.1.3 组合逻辑电路的分析举例4.2 组合逻辑电路的设计4.2.1 组合逻辑电路的一般设计步骤4.2.2 组合逻辑电路的设计举例4.3 编码器4.3.1 编码器的概念4.3.2 二进制编码器4.3.3 二－十进制编码器4.3.4 编码器应用举例4.4 译码器4.4.1 译码器的概念4.4.2 二进制译码器4.4.3 二－十进制译码器4.4.4 用译码器实现逻辑函数4.4.5 显示译码器4.4.6 译码器应用举例4.5 数据选择器与数据分配器4.5.1 数据选择器4.5.2 用数据选择器实现逻辑函数4.5.3 数据分配器4.5.4 数据选择器应用举例4.6 加法器4.6.1 半加器4.6.2 全加器4.6.3 多位加法器4.6.4 加法器应用举例4.6.5 加法器构成减法运算电路*4.7 比较器4.7.1 1位数值比较器4.7.2 集成数值比较器4.7.3 集成数值比较器应用举例4.8 码组转换电路4.8.1 BCD码之间的相互转换4.8.2 BCD码与二进制码之间的相互转换4.8.3 格雷码与二进制码之间的相互转换4.9 组合逻辑电路的竞争与冒险4.9.1 冒险现象的识别4.9.2 消除冒险现象的方法第5章触发器5.1 RS触发器5.1.1 基本RS触发器5.1.2 钟控RS触发器5.1.3 RS触发器应用举例5.2 D触发器5.2.1 电平触发D触发器5.2.2 边沿D触发器5.3 JK触发器5.3.1 主从JK触发器5.3.2 边沿JK触发器5.4 不同类型触发器的相互转换5.4.1 概述5.4.2 D触发器转换为JK、T和T＇触发器5.4.3 JK触发器转换为D触发器第6章寄存器与计数器6.1 寄存器与移位寄存器6.1.1 寄存器6.1.2 移位寄存器6.1.3移位寄存器应用举例6.2 异步N进制计数器6.2.1 异步n位二进制计数器6.2.2 异步非二进制计数器6.3 同步N进制计数器6.3.1 同步n位二进制计数器6.3.2 同步非二进制计数器6.4 集成计数器6.4.1 集成同步二进制计数器6.4.2 集成同步非二进制计数器6.4.3 集成异步二进制计数器6.4.4 集成异步非二进制计数器6.4.5 集成计数器的扩展6.4.6 集成计数器应用举例第7章时序逻辑电路的分析与设计7.1 概述7.1.1 时序逻辑电路的定义7.1.2 时序逻辑电路的结构7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析7.2.1时序逻辑电路的分析步骤7.2.2 同步时序逻辑电路分析举例7.2.3 异步时序逻辑电路分析举例7.3 同步时序逻辑电路的设计7.3.1 同步时序逻辑电路的基本设计步骤7.3.2 同步时序逻辑电路设计举例第8章存储器与可编程器件8.1 存储器概述8.1.1 存储器的分类8.1.2 存储器的相关概念8.1.3 存储器的性能指标8.2 RAM8.2.1 RAM分类与结构8.2.2 SRAM8.2.3 DRAM8.3 ROM8.3.1 ROM分类与结构8.3.2 掩膜ROM8.3.3 可编程ROM8.3.4 可编程ROM的应用8.4 快闪存储器（Flash Memory）8.4.1 快闪存储器的电路结构8.4.2 闪存与其它存储器的比较8.5 存储器的扩展8.5.1 存储器的位扩展法8.5.2 存储器的字扩展法8.6 可编程阵列逻辑8.6.1 PAL的电路结构8.6.2 PAL器件举例8.6.3 PAL器件的应用8.7 通用阵列逻辑8.7.1 GAL的性能特点8.7.2 GAL的电路结构8.7.3 OLMC8.7.4 GAL器件的编程与开发8.8 CPLD、FPGA和在系统编程技术8.8.1 数字可编程器件的发展概况8.8.2数字可编程器件的编程语言8.8.3数字可编程器件的应用实例第9章D/A转换器和A/D转换器9.1 概述9.2 D/A转换器9.2.1 D/A转换器的电路结构9.2.2 二进制权电阻网络D/A转换器9.2.3 倒T型电阻网络D/A转换器9.2.4 D/A转换器的主要技术参数9.2.5 集成D/A转换器及应用举例9.3 A/D转换器9.3.1 A/D转换的一般步骤9.3.2 A/D转换器的种类9.3.3 A/D转换器的主要技术参数9.3.4 集成A/D转换器及应用举例第10章脉冲波形的产生与整形电路10.1 概述10.2 多谐振荡器10.2.1 门电路构成的多谐振荡器10.2.2 采用石英晶体的多谐振荡器10.3 单稳态触发器10.3.1 门电路构成的单稳态触发器10.3.2 集成单稳态触发器10.3.3 单稳态触发器的应用10.4 施密特触发器10.4.1 概述10.4.2 施密特触发器的应用10.5 555定时器及其应用10.5.1 电路组成及工作原理10.5.2 555定时器构成施密特触发器10.5.3 555定时器构成单稳态触发器10.5.4 555定时器构成多谐振荡器第11章数字集成电路简介11.1 TTL门电路11.1.1 TTL与非门电路11.1.2 TTL或非门电路11.1.3 TTL与或非门电路11.1.4 集电极开路门电路与三态门电路11.1.5 肖特基TTL与非门电路11.2 CMOS门电路11.2.1 概述11.2.2 CMOS非门电路11.2.3 CMOS与非门电路11.2.4 CMOS或非门电路11.2.5 CMOS门电路的构成规则11.3 数字集成电路的使用。
数字电子技术基础9
组合逻辑电路
31 2
位 数 字 电 压 表 电 路 图
二、找出通路：2、控制信号通路 1413显示控制电路 译码控制电路
三、划出单元
组合逻辑电路
可划分出以下几部分单元电路: 双积分A/D转换器 基准电压源 七段译码驱动电路 数码显示器 译码控制电路 显示控制电路
四、画出框图
组合逻辑电路
3 1 位数字电压表框图 2
标注功能名称,再根据信号通路在框图间加上连线,即 构成总框图,体现总电路系统的功能。
五、分析功能
依次分析各框图中所列电路功能和作用。 必要时,还应画出电路的工作时序图,以说明各信号 在时间上的先后1 位数字电压表
2
按以下步骤进行分析：
一、了解用途： 二、找出通路： 三、划出单元： 四、画出框图： 五、分析功能：
功能和作用进行分析。
二、找出通路
数字电路中的信号可分为两大类： 1、被处理的数字信号 2、对电路功能及工作节拍时序进行控制的信号 因此, 从所处理的信号连线和起控制作用的信号 连线来找出其通路。
组合逻辑电路
三、划出单元
根据数字信号的传输和控制途径,划分出各部分 功能的单元电路。
四、画出框图 将各部分单元电路用相应框图表示,并在框图中
1、信号通路
2、控制信号通路
组合逻辑电路
三、划出单元
根据数字信号的传输和控制途径,划分出各部分 功能的单元电路。
四、画出框图
由数字信号、控制信号通路和划出的单元电路,
可画出框图。
控制器电路框图
五、分析功能
从控制器的用途和划分出的单元电路,可对电路
功能进行分析。
功能分析
组合逻辑电路
金属带材厚度自动控制器电路（1）
电子教案《数字电子技术》 第九章(教案)第9章 综合课程设计
《数字电子技术》教案第9章综合课程设计图9-1 智力竞赛抢答器原理框图1．智力竞赛抢答器构成智力竞赛抢答器主要由编码电路、锁存器、编码显示器和控制电路等部分组成。
2．智力竞赛抢答器各部分功能编码电路主要通过使能端EI控制是否编码，以实现抢答后的封锁；锁存器采用触发器以同时实现锁存和译码的功能，其输出信号进入4输入显示数码管。
9.2.2设计任务及要求用TTL或CMOS集成电路设计一台可供4名选手参加比赛的智力竞赛抢答器，具体要求主要包括以下几点：（1）抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。
（2）选组电路能迅速、准确地判别抢答者，同时能排除其他组的干扰信号，即闭锁其他各路输入使其再按开关时失去作用，并能对抢中者发出声、光显示和鸣叫指示。
（3）计数显示电路为3位十进制计分显示电路，能进行加/减计分。
（4）开始作答时，启动定时灯亮，开始计时；当计时结束时，喇叭发出单音调“嘟”声，并熄灭指示灯。
9.2.3设计方案提示根据设计任务和要求，参考智力竞赛抢答器的原理框图，可分以下几部分进行模块化设计：（1）复位和抢答开关输入防抖电路可采用增加吸收电容或RS触发器的方法来实现。
2．判组电路判组电路由RS 触发器完成，CD4043为三态RS 锁存触发器，当1S 按下时，1Q 为1，这时或非门74LS25为低电平，封锁了其他组的输入。
1Q 为1，使发光管1D 发亮，同时也驱动音响电路鸣叫，实现声、光的指示。
输入端采用了阻容方法，以防止开关抖动。
3．定时电路当进行抢答或必答时，主持人按动单次脉冲启动开关，使定时数据置入计数器，同时使JK 触发器74LS112翻转（1Q =），定时器进行减计数定时，定时开始，定时指示灯亮。
当定时时间到，即减法计数器为“00”时，O B 为“1”，定时结束，控制音响电路鸣叫，并灭掉指示灯（JK 触发器的1Q =，0Q =）。
4．音响电路如图9-3所示为音响电路的音频时序波形图，其中1f 和2f 为两种不同的音响频率。
精品课件-数字电子技术-第9章
第9
2.按编程工艺分类 (1)低熔丝和反熔丝编程器件：体积小，集成度高， 速 度高， 易加密， 抗干扰， 耐高温； 只能一次编程， 在设 计初期阶段不灵活， 如Actel的FPGA器件。 (2) EEPROM编程器件： 可反复编程， 不用每次上电重 新下载， 但相对速度慢， 功耗较大， 如大多数CPLD器件。 (3) SRAM编程器件： 可反复编程， 实现系统功能的动 态重构； 每次上电需重新下载， 实际应用时需外挂EEPROM 以保存程序， 如大多数公司的FPGA器件。 (4) 在系统可编程器件。
20世纪80年代中期，Altera公司推出了一种新型的可擦 除、可编程逻辑器件 (ErasableProgrammableLogicDevice,EPLD)，它采用CMOS和 UVEPROM工艺制作，集成度比PAL和GAL高得多，设计也更加灵 活，但内部互连能力比较弱。1985年,Xilinx公司首家推出了 现场可编程门阵列(FieldProgrammableGateArray,FPGA)器件， 它是一种新型的高密度PLD，采用CMOS－SRAM工艺制作，其结 构和阵列与PLD不同，内部由许多独立的可编程逻辑模块组成， 逻辑块之间可以灵活地相互连接，具有密度高、编程速度快、 设计灵活和可再配置设计能力等许多优点。FPGA出现后立即 受到世界范围内电子设计工程师的普遍欢迎，并得到迅速发展。
第9
第9
9.1 概述 9.2 可编程逻辑阵列(PLA) 9.3 可编程阵列逻辑(PAL) 9.4 通用阵列逻辑(GAL) 9.5 CPLD、 FPGA可编程逻辑器件 9.6 可编程逻辑器件的开发技术
第9 9.1 概述
随着新的EDA工具的不断出现，设计者可以直接设计出系 统所需要的专用集成电路，从而给电子系统设计带来了革命性 的变化。专用集成电路 (ApplicationSpecificIntegratedCircuit，ASIC)是指专门 为某一应用领域或为专门用户需要而设计、制造的LSI或VLSI 电路，它可以将某些专用电路或电子系统设计在一个芯片上， 构成单片集成系统。
数字电子技术基础 第二版 (侯建军 著) 高等教育出版社 课后答案
7
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（4） F = ( A + D )( A + D )( B + C ) = A + D + A + D + B + C = A D + AD + B C 题 1.5 逻辑函数有几种表示方法？它们之间如何相互转换？ 答：逻辑函数有五种常用表达方法，分别是与或式，或与式，与非与非式，或非或非式 和与或非式。与或式和或与式是基本表达方法，它们之间的转化利用包含律，分配律等基本 方法完成。与非与非式是由与或式两次取反，利用反演律变换的。或非或非式是由或与式两 次取反，利用反演律变换的。与或非式是由或与式两次取反，然后两次用反演律变换的。 题 1.6 最小项的逻辑相邻的含义是什么？在卡诺图中是怎样体现的？ 答： 最小项的逻辑相邻是指最小项内所含的变量中只有一个变量互为补，反映在卡诺图 中是几何位置相邻。 题 1.7 试总结并说出 （1）由真值表写逻辑函数式的方法； （2）由函数式列真值表的方法； （3）从逻辑图写逻辑函数式的方法； （4）从逻辑函数式画逻辑图的方法； （5）卡诺图的绘制方法； （6）利用卡诺图化简函数式的方法。 答： （1 ） 将真值表中每个输出为 1 的输入变量取值组合写成一个乘积项，若输入变量取 值为 1，乘积项中的因子用原变量表示，反之用反变量表示，然后将这些乘积项做逻辑加。 （2）给函数式中所有输入量依次赋值，观察取这些输入组合的情况下输出的状态，绘 制真值表。 （3）逻辑图的逻辑符号就是表示函数式间的运算关系，将对应的逻辑符号转换成逻辑 运算符，写成逻辑函数式。 （4）将逻辑函数式中的逻辑符号相应转化成各种逻辑门来表示。 （5）根据变量的个数决定卡诺图的方框数，卡诺图中行列变量的取值按循环码规律排 列，以保证几何位置上相邻的方格其对应的最小项为逻辑相邻项。 （6）用卡诺图化简函数时，首先将函数填入相应的卡诺图中，然后按作圈原则将图上 填 1 的方格圈起来，要求圈的数量少，范围大，每个圈用对应的积项表示，最后将所有积项 逻辑相加，就得到了最简的与或表达式。最简或与表达式化简是将所有取 0 的作圈，然后将 所有圈用对应的和项表示，注意若圈对应的变量取值是 0 写成原变量，取 1 写成反变量， 最 后将所有和项逻辑乘。 题 1.8 为什么说逻辑函数的真值表和最小项表达式具有唯一性？ 答：对于任何一个最小项，只有一组变量取值使它的值为 1，同样的，只有一组最小项 的逻辑组合完全满足输出值为 1。真值表是和最小项表达式相对应的。两者对于同一个逻辑 函数都是唯一的。 题 1.9 什么叫约束项？如何用约束项化简逻辑函数？ 答：输入变量的取值受到限制称受到约束，它们对应的最小项称为约束项。采用图解法 对含约束项的逻辑函数进行化简，在对应的格内添上“×” ，根据作圈的需要这些格可以视 为“1”也可以视为“0 ” 。 题 1.10 试说明两个逻辑函数间的与、或、异或运算可以通过卡诺图中对应的最小项作 与、或、异或运算来实现。 答：逻辑函数间的与、或、异或运算相当于逻辑函数各个最小项的运算，也就是卡诺图 中对应项的运算。那么可以通过卡诺图将逻辑函数间的运算转换成若干一位的逻辑运算， 然 后化简得到最简的表达式。
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1 0 0 0 C1 01D
Q2
Z1 Z2
Z 2 = ( P)X = Q 2 Q 1 X 驱动方程： X X Q 2n + 1 = D 2 = Q 2 Q 1
Q 1n + 1 = D 1 = Q 2 Q 1X
只要时钟 CPCP 的有效沿到来 ,状态 Si在条件 E 下转换到状态Sj 只要时钟 的有效沿到来 , 表示状态 S 无条件转换到 MDS 图与状态图十分相似，且扩展了状态图的功能，又简练了 i 二、 MDS 图 E可以是乘积项 , 布尔表达式等。 状态图。 MDS图表现设计过程时，方便清晰，具有较大的灵活性。 状态Sj。 Si 表示状态图 1. MDS图符号 E Si Si Si Si Z↑ Z↓ Sj Si Sj
2 2
加了三个输入X1、X2、 A Z ↑↓=A· X 1 到MDS图 X1 X3的情况。 1/1 0/0 X X Z2↑ Z1 =0 A Z2↑ B C A X1 C X1X3 B Z1=1 有三个状态A、B、C，当 X2 B B C 输入为1时，输出为Z 1， A→B； 1=0 当输入为0时，输出为 0，A→C Z Z ↑↓ ↑ 11 Z ↓ 2 Z Z ↑↓ ↑ 11 （输入 /输出） 。 X2 C Z2↓
第二节 ASM图、MDS图 以及ASM图至MDS图的转换
一、ASM图
ASM(Algorithmic State Machine)算法流程图，建立 ASM图表面上和软件流程图相似, 但ASM图有时间 ASM图是数字系统的关键步骤。 序列, 即每隔规定数量的脉冲转到下一状态。 000 1. ASM图符号 （ P） （1）状态框
二、传统数字系统设计方法
试凑法：由真值表、卡诺图、布尔方程、
状态表和状态图描述电路的功能。
小规模 规模较大
试凑法： 凭借设计者的经验
试凑法：不合适
寻找更合适的设计方法
可以
第一节
数字系统设计概述
三、现代数字系统设计方法
A 从上至下（ from top to down)： B C C B 上 上层模块A 设计者从整个系统逻辑出发，进行最上层的系统设计， 而后按一定的原则将全局系统分成若干子系统，逐级向下， & 分解 再将每个子系统分为若干个功能模块、子模块、基本模块。 B & C
名称 IN ← X AC ← 0 Sr = 1 （Q） 101 001
每隔规定数量的脉 冲转到下一状 以及ASM图至MDS图的转换
（2）条件分枝框（判断框） （3）条件输出框
1 (P ) (A)
Z1
(Q B)
X 1 当控制算法存在分支时，次态不仅决定于现态，还 X 0 与现态的外输入有关。表示条件分支的符号用菱形表示。 0 上述三种符号构成了
系统验证
早期电子设计自动化（EDA） 近几年来， 近期EDA工具 功能验证 数字系统的划分、 综合、验证都由 EDA完成。EDA 从上层系统级开始， 软件还在优化、 对电路作功能描述，从 发展，使从上至 逻辑验证 上至下地跨越各个层次 下的设计方法得 完成整个设计。 到广泛的应用。
系统划分
子系统功能描述 综合 逻辑描述 芯片 设计者
A
X1+X3
三、ASM图至MDS图的转换
转换原则：
ASM图 MDS图 1.ASM 再举一例 4.ASM 图的状态框对应 图的条件输出与MDS图中的条件输出相对应。 MDS图中的 (AS ) i。
(A)
2.ASM图的判别框构成
(A )
计数器复位 YES
START RUN A =A· CR A START
ASM图所需要的基本符号。
(C)
Z2
(R)
2. ASM图的硬件实现。
例：已知ASM图如图所示，用PLA阵列和一定数量 的D触发器实现。
（1）ASM图有三个状态， 故有两个状态变量Q2Q1。 （2）一个外输入X、两个输出 Z1和Z2，两个D触发器。 （3）下面分析状态转换表。
(R) (P )
00 Z1
第一节
数字系统设计概述
数据输入
一、数字系统基本组成
电脑
存 储 器
控制器 电路 系统核心（最小） 计数运算 逻辑运算
控制信号 应答信号
受控 电路
输入 输出 接口
数据输出 注：规模庞大并不意味是一个系统，如存储器，只是一个功能部件。也许
由几片MSI构成的电路，包括控制器和受控器就是数字系统。
第一节
数字系统设计概述
MDS图的分支。 NO
YES
X?
START? 3.控制器的输出是为实现状 START? NO YES Z ? W? START B (B) 态框所要求的操作而发出的 YES (B) 信息RUN , 对应 MDS图中状态圈 C YES (C) NO (B) (D) 外侧的输出。 执行 (C)
E 优点： 中间层次模块 D & 适合大规模数字系统设计，使得设计步骤之间相互联 =1 =1 分解 下 系越来越紧密、协调，以求数字系统获得良好的性能和正 D & E & 确的结果。 & 下层模块
=1 =1
&
&
&
&
&
第一节
数字系统设计概述
概念设计 系统设计和描述
四、现代数字系统设计流程
计算机辅助设计（CAD）
X
0 Z2
1
(Q)
11
10
次态 现态 PLA 实现图 Q Q Q2n+1Q1n+1 2n 1n X
输出 Z1 Z2
0 0 0 1 1
0 0 1 0 1
☓ ☓ ☓
0 1
0 1 1 1 0 0 0C1 0 0 1D0
1 Q 11 0 0 0
CP 输出方程： Z 1 = ( P ) = Q 2 Q 1
由此可得PLA硬件逻辑图
表示进入状态Si时，输出Z变成有效 表示进入状态Si时，输出Z变成无效。
如果条件 EZ 满足，进入状态 Si时，输 时，输出 有效；退出时，输出 Z无效。 Z↑↓ 表示进入状态S i 出Z有效；退出时，输出Z无效。
Si
Z↑↓=Si•E
2. 状态图到MDS图
现在再考虑有条件输出的情况： 这是一个穆尔型电路，三个状态A、B、 A/01 C的输出 Z1Z2依次为01、11、00。说明： 同理： A态到B Z1由0变 1 ， Z 1有效； C态时， 态到A态时， Z2 由 0 变 1，Z2有效； Z1由1变 ， Z 1无效。 B/11 C/00 B态到C B态时， 态到C态时， Z0 由 1 变 0，Z 无效。