基于片上多核的H.264编码的并行加速性研究

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合肥工业大学2010-2011学年学生创新基金资助项目一览表

隆冰
交通工程08－1 载运工具运用工程 07－1 载运工具运用工程 08－1 思政08-1 经济学08-1班经济学09-1班思想政治教育系 08-1班社会工作07-2班思政09-38研思政研09-39班生物技术08-1 生技08-1 生物技术07-1 生物工程07-1 食品08-1班生物工程08-1 生物工程08-2
电子科学与应用物理学院超分辨金属-电介质多层结构的色散特性研究电子科学与应用物理学院单片集成CMOS MEMS 加速度传感器
尹晓波应用物理学08-1班赵升电子科学与技术 07-2班
15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
电子科学与应用物理学院氧化物半导体异质结器件的制备及特性研究电子科学与应用物理学院电子竞技的管理和发展前景以及社会影响电子科学与应用物理学院基于矩阵初等变换和遗传算法的量子电路综合电子科学与应用物理学院从挂科角度看大学生教育管理思路研究电子科学与应用物理学院碳纳米管中晶格波的研究电子科学与应用物理学院电流模式控制的非理想DC-DC开关变换器建模与仿真研究
曹建中曹建中陈奇朱衍飞陈奇朱衍飞李洪涛汪洪波王雁殷晓晨张宝张良朱立红杨静陈田程克勤候整风胡东辉蒋建国罗月童
2000 1500 2000 1500 2000 2500 2500 1000 1000 1500 2500 2500 2000 2000 2500 2000 2000
基于车载无线定位的高速公路交通事件检测系统宁学荣研究缓解城市停车难的关键性措施高速公路动静态交通管理资源配置方法研究小型纯电动汽车动力传动系统性能匹配杨路路章洵王方

《基于FPGA的多核处理器系统的研究与设计》范文

《基于FPGA的多核处理器系统的研究与设计》篇一一、引言随着科技的快速发展，处理器性能的需求不断提升，传统单核处理器已经难以满足日益增长的计算需求。

因此，多核处理器系统成为了研究的热点。

本文以基于FPGA（现场可编程门阵列）的多核处理器系统为研究对象，对其进行了详细的研究与设计。

二、研究背景及意义FPGA作为一种可编程的硬件设备，具有高度的并行性、灵活性和可定制性，因此被广泛应用于高性能计算、信号处理等领域。

而多核处理器系统则通过集成多个处理器核心，实现了更高的计算性能和更快的处理速度。

将FPGA和多核处理器系统相结合，可以构建出高性能、高灵活性的多核处理器系统，对于提高计算性能、降低功耗、增强系统稳定性等方面具有重要的意义。

三、FPGA多核处理器系统的设计（一）系统架构设计基于FPGA的多核处理器系统主要由多个FPGA芯片组成，每个FPGA芯片上集成了多个处理器核心。

系统采用共享内存的方式，实现了各个处理器核心之间的数据交换和通信。

此外，系统还包含了控制模块、接口模块等部分，以实现系统的整体控制和外部接口的连接。

（二）处理器核心设计处理器核心是FPGA多核处理器系统的核心部分，其设计直接影响到整个系统的性能。

在处理器核心设计中，需要考虑指令集设计、数据通路设计、控制单元设计等方面。

指令集设计需要考虑到指令的兼容性、可扩展性和执行效率；数据通路设计需要考虑到数据的传输速度和带宽；控制单元设计则需要考虑到处理器的控制流程和时序。

（三）系统通信设计系统通信是FPGA多核处理器系统中非常重要的一部分，它涉及到各个处理器核心之间的数据交换和通信。

在系统通信设计中，需要考虑到通信协议的设计、通信接口的选择、通信速度和带宽等方面。

常用的通信协议包括总线协议、消息传递协议等，需要根据具体的应用场景进行选择和设计。

四、系统实现与测试（一）硬件实现在硬件实现阶段，需要根据设计要求选择合适的FPGA芯片和开发工具，完成电路设计和布局布线等工作。

基于异构多核处理器的H.264并行编码算法

Ｈ．４的编码算法。针对多ｓｃ编码并行效率低下，ＤＰ２６ｌｅｉＳ
基金项目：国家自然科学基金资助项目（９７０）４２０１；国家科技支撑计划基金资助项目２（ＢＦ９０）０（【９Ａ３Ｂ３；浙江省级重点科技创新团队基金资助）】
（ｉｉｌｉｎｌｒｃｓｏＤＰ更适合进行视频处理的优势ＤｇａＳｇａＰｏｅｓｒＳ）ｔ，
所在。内部有７针对多种视频编解码标准而设计的加它个速引擎，括边界强度计算引擎、变换量化引擎、熵编码包
引擎、帧内预测估计引擎、环路滤波引擎、运动补偿引擎、
（ｓｔｔｏＡｄａｃｄＤｉｉｌｅｈｏｏｙａｄＩｓｕｎ，ｈａｇＵｎｖｒｉ，ａｇｈｕ３０２，ｈｎ）ＩｔｕｅｆｖｎｅｇｔｃｎｌｇｎｔｍｅｔＺ￣ｉｉｅｓｙＨｎｚｏ１０７ＣｉａｎｉａＴｎｒｎｔ
［ｓａｔ２４ｉｅｏｉｇｓｎａｄａｉｈｃｍｐｔｇｃｍｐｅｉ，ｎｉｃｌｔｅｅｉｈｄｆｉｏｉｅａ—ｍｅｎｏｉｇＩＡｂｔｃ］Ｈ．６ｄｏｃｄｎａｄｒｓｇｏｕｉｏｌｔａｄｉｄｆｕｔｏｍｅｔｈｇ —ｅｎｔｎｖｄｏｉｒｌｉｃｄｎ．ｎｒｖｔｈｈｎｘｙｓｉｔｈｉｉｎｅｔｅ
３６
计
算
机
工
程
２１０２年８２月０日
和ＡＭ双核任务分配不均衡的问题提出优化方案。Ｒ
建宏块，再经环路滤波后得到参考图像。。为释放ＣＵ，让共有效地进行数据准备以及逻辑控Ｐ制，Ｍ６６Ｄ４７中加入７ＨＶＣ硬件加速引擎，个ＤＩＰ它们与

基于多核处理器的多任务并行处理技术研究

收稿日期：１ — ６— １２１０１。汪前进，０ｌ刮教授，ＣＣＦ会员（６２Ｍ）主研领１２８，域：并行算法。高勇，讲师。李存华，教授。
能主要有：降低单个问题求解的时间；加问题求解规模、增提高问题求解精度；容错、高的可用性、高吞吐率。并行计算面更提
实验结果表明，改进后的算法可以充分利用多核处理器并行处理数据的特点，提高并行加速比，大大提高数：处理效率。活
关键词
中图分类号
多核多任务并行算法任务并行库Ｖ．ＥＳＮＴ
Ｔ３１Ｐ０文献标识码Ａ
ＲＥＳＥＡＲＣＨＯＮＵＬＴＩＣｏＲＥ．Ｍ．ＢＡＳＥＤＩＩＭ７
Ｇｓｆｎ提出了和阿姆尔达定律不同的假设来证实加速ｕｔｓａｏ系数是能超越阿姆尔达定律的限制的，ｕｔｓｎ认为软件中的Ｇｓｆａｏ串行部分是固定的，不会随规模的增大而增大，假设并行处理并部分的执行时间是固定的。Ｇｓｆｎ定律用公式描述为：ｕｔｓａｏ
间和计算节点都扩大Ｐ倍时，程序中并行工作负载增加的倍数。
Ｓｐ（）＝（ｆ＋Ｃ（）１一）ｆ＋Ｇｐ（／）ｐ（／（（）１一ｐ在加速比模型中考虑了ｃｃｅ与主存之间的调度开销，ａｈ对加速比的分析更加准确，在一定程度上可以解释实验中出现的
个相对独立的数据区，由不同的处理器分别处理。并行算法的
处理器的性能，随着芯片制程工艺的不断进步，单个芯片上集成的晶体管数已超过数亿，传统处理器体系结构技术面临瓶颈，很

多核学习中的并行计算与加速技术(九)

在当今科技迅猛发展的时代，人工智能、大数据、深度学习等领域的发展势不可挡。

在这些领域中，计算能力的需求也在不断增加。

为了满足这种需求，多核计算和并行计算技术成为了不可或缺的一部分。

本文将从多核学习的角度，探讨并行计算与加速技术在其中的应用。

多核学习作为一种新兴的学习方式，旨在通过同时运行多个学习任务来提高整体的学习效率。

在多核学习中，需要同时处理大量的数据，而传统的单核计算已经无法满足这种需求。

因此，并行计算技术成为了多核学习中的重要组成部分。

并行计算技术是指通过同时执行多个计算任务来提高计算效率的一种技术。

在多核学习中，通过并行计算技术可以充分利用多个核心的计算能力，从而加快学习的速度。

并行计算技术可以分为任务并行和数据并行两种方式。

任务并行是指将不同的学习任务分配给不同的核心进行处理。

每个核心负责执行一个独立的学习任务，通过这种方式可以充分利用多核处理器的计算能力，从而加速学习过程。

而数据并行则是将同一个学习任务的数据分配给不同的核心进行处理。

每个核心负责处理部分数据，最后将结果进行合并。

这种方式可以有效地提高整体的计算效率。

除了并行计算技术外，加速技术也是多核学习中的关键所在。

加速技术是指通过硬件或软件的优化来提高计算速度的一种技术。

在多核学习中，加速技术可以通过优化算法、使用高性能计算设备等方式来提高计算效率。

其中，GPU加速技术是目前应用较为广泛的一种加速技术。

GPU（Graphics Processing Unit）是一种专门用于图形处理的处理器，但是由于其高并行计算能力，目前被广泛应用于各种科学计算和深度学习任务中。

通过使用GPU加速技术，可以大大提高多核学习中的计算速度，从而加快学习过程。

不仅如此，还有一些新兴的加速技术也开始在多核学习中得到应用。

比如，FPGA（Field-Programmable Gate Array）是一种灵活可编程的硬件加速器，可以通过编程实现各种不同的计算任务。

基于H.264视频解码器DDR2存储器接口的设计与验证的开题报告

基于H.264视频解码器DDR2存储器接口的设计与验证的开题报告一、研究背景和意义随着图像和视频传输技术的飞速发展，视频解码器已经成为移动终端、便携式媒体播放器等众多电子设备的必备组件。

而基于H.264视频解码器的电子设备则因其高质量的视频解码功能而备受关注。

在H.264视频解码器中，DDR2存储器接口是关键的组成部分。

在此基础上，通过对嵌入式H.264视频解码器的DDR2存储器接口的设计和验证，可以实现视频解码器的高效工作，并有效提高视频输出质量。

因此，本研究的意义在于：深入分析H.264视频解码器的DDR2存储器接口，研究其工作原理和特点，设计并验证嵌入式H.264视频解码器DDR2存储器接口的性能，进而提高视频解码器的性能和质量。

二、研究目标和内容（一）研究目标本研究旨在设计和验证基于H.264视频解码器DDR2存储器接口的嵌入式视频解码器，具体研究目标包括：1. 深入研究H.264视频解码器的DDR2存储器接口的工作原理和特点；2. 设计基于DDR2存储器接口的嵌入式视频解码器；3. 对嵌入式视频解码器进行性能测试，并分析其性能指标；4. 对嵌入式视频解码器进行功能验证，并测试其视频输出质量。

（二）研究内容1. H.264视频解码器DDR2存储器接口的原理分析；2. 基于DDR2存储器接口设计嵌入式视频解码器的硬件架构；3. DDR2存储器接口的驱动程序设计；4. 嵌入式视频解码器的性能测试和结果分析；5. 嵌入式视频解码器的功能验证和视频质量测试。

三、研究方法和技术路线（一）研究方法1. 文献研究法：阅读相关文献，深入了解H.264视频解码器的DDR2存储器接口的特点和性能指标；2. 设计方法：采用硬件设计方法进行嵌入式视频解码器的设计；3. 测试方法：采用性能测试和功能验证法测试嵌入式视频解码器的性能和视频输出质量。

（二）技术路线1. 理论研究：深入研究H.264视频解码器DDR2存储器接口的工作原理和特点；2. 硬件设计：根据DDR2存储器接口的特点，设计基于DDR2存储器接口的嵌入式视频解码器的硬件架构；3. 驱动程序设计：编写DDR2存储器接口的驱动程序，实现与嵌入式视频解码器的通信和控制；4. 性能测试和功能验证：测试嵌入式视频解码器的性能指标和功能，并对其视频输出质量进行分析和测试。

HEVC关键技术2

HEVC关键技术摘要：随着人们视觉感受要求的提高，视频的分辨率和应用场合发生了重大变化。

但是现有的视频压缩标准已经不能满足需求，这就要求研究人员提出新的视频压缩标准，进一步提高视频的压缩效率，高效视频编码标准应运而生。

高效视频编码标准主要目标是在现有的H.264/A VC high profile的基础上，压缩效率提高一倍，可以允许适当提高编码端的复杂度。

本文主要从高效视频编码标准的关键技术入手，比较全面地介绍了基于四叉树结构的分割技术、细粒度slice分块边界、预测编码技术、环路滤波、熵编码、并行化设计等技术。

同时，对高效视频编码标准的发展前景进行了预测。

关键词：高效视频编码标准，预测编码技术，环路滤波、熵编码、并行化设计1 HEVC的背景H.264是当前普遍的视频编码标准，它将视频压缩效率提高到一个更高的水平。

由于其高效的压缩效率，以及良好的网络亲和性，使得该标准在较短的时间内得到广泛普及。

然而，随着网络技术和终端处理能力的不断提高和发展，人们提出了更高的要求，希望能够提供高清、3D、移动无线，以满足新的家庭影院、远程监控、数字广播、移动流媒体、便携摄像、医学成像等新领域的应用。

如果继续采用H.264编码就会出现如下一些局限性[1]：1.宏块个数的爆发式增长，会导致用于编码宏块的预测模式、运动矢量、参考帧索引和量化级等宏块级参数信息所占用的码字过多，用于编码残差部分的码字明显减少。

2.由于分辨率的大大增加，单个宏块所表示的图像内容的信息大大减少，这将导致相邻的4×4或8×8块变换后的低频系数相似程度也大大提高，导致出现大量的冗余。

3.由于分辨率的大大增加，表示同一个运动的运动矢量的幅值将大大增加，H.264中采用一个运动矢量预测值，对运动矢量差编码使用的是哥伦布指数编码，该编码方式的特点是数值越小使用的比特数越少。

因此，随着运动矢量幅值的大幅增加，H.264中用来对运动矢量进行预测以及编码的方法压缩率将逐渐降低。

NoC_MPSim：基于片上网络通信架构多核仿真平台

Ａｂｓｒｃ：Ａｏｆｇｒｂｅｓｍｕａｉｎｐａｆｒ－ＮｏＭＰＳｍｓｐｏｏｅｈｓｐｐｒｏｘｌｒｎｓｇｐｃｔａｔｃｎｕａｌｉｌｔｌｔｍ－ｉｏｏＣｉｉｒｐｓｄｉｔｉａｅｒｅｐｏｇｔｄｅｉｎｓａｅｎｆｉｈｅ
ＮＣＭＳｍｏ — Ｐｉ。该平台包含处理器工具链、台自动化配置脚本以及一个包含处理器、平网络适配器以及多
种路由器的ＲＬ型库，Ｔ模可根据用户输入的系统配置信息自动生成周期精确的多核仿真系统。针对片上网络通信架构的特征，定义了基于该通信架构的多核系统的高层次通信抽象模型，并借鉴并行机中
的消息传递机制，出了一种可有效隐藏网络乱序的并行编程模型及其通信原语，完成其所需要的提并
软＼硬件建模。用提出的编程模型，应实现了ＭＳＣ算法基于四核仿真系统的分布式并行计算，ＵＩ并经实验得到该并行ＭＳＣ算法在该系统中加速比可达２６ＵＩ．。关键字：片上多处理器；片上网络；编程模型；通信抽象
— —
ｏＣ— ａｅｌｉｏｅｓｓｅｆＮｏｂｓｄＭｕｔ－ｃｒｙｔｍ．Ｔｈｌｔｒｗｈｉｈｃｎａｎｈｒｃｓｏｏｌｃｉ，ａｃｎｇａｉｎｓｒｐｎｅｐａｆｍｃｏｔｉｓｔｅｐｏｅｓｒｔｏｈａｎｏｏｆｕｒｔｏｃｉｔａｄａｉＲＴＬｍｏｅｉｒｒｎｌｄｎｒｃｓｅｓｎｅｗｏｋａｐｏｓａｄｒｕｅｓｉｂｅｔｅｅａｅａｃｃｅａｃｒｔｌ —ｃｒｄｌｌａｙｉｃｕｉｇｐｏｅｓｒ，ｔｒｄａｔｒｎｏｔｒ，ｓａｌｏｇｎｒｔｙｌｃｕａｅｍｕｔｏｅｂｉｓｍｕａｉｎｓｓｅａｃｒｉｏｉｐｔｐｒｍｅｅｓＡｇｅｅｏｉｌｔｏｙｔｍｃｏｄｎｇｔｎｕａａｔｒ．ｈｉｈｌｖｌｃｍｍｕｉａｉｎｍｏｅｓａｓｅｎｄｂｓｄｏｈｓｎｃｔｄｌｉｌｏｄｆｅａｅｎｔｉｏｉｃｍｍｕｉａｉｎａｃｉｅｔｒ，ｎｄｂｓｄｏｔａａｌｌｒｇａｏｎｃｔｒｈｔｃｕｅａａｅｎｉ，ａｐｌｏｒｍｍｉｇｍｏｅｎｄｉｏｏｒｅｐｎｄｌａｔｃｍｍｕｉａｉｎｐｉｔｖｓｓｎｃｔｒｍｉｅ，ｗｈｃｏｉｉｈｃｎｅｆｃｉｅｙｓｌｅｔｅｏｔｏ－ｏｄｒｐｏｌｍ，ａｅｒａｉｅｔｏｗａｅｈｄｒｎｒｓｒｃｕｅＢａｅｎｔｉａｆｅｔｌｏｖｈｕ — ｆｒｅｒｂｅｖｒｅｌｚｄｗｉｈｓｆｒ／ａｗａｅｉｆａｔｕｔｒ．ｔｒｓｄｏｈｓｐｏａｒｇｍｍｉｇｍｏｅ，ｅｉｅｐａｌｌｒｎｄｌｗｅｒａｚａｌｌｒｅＭＵＳＣａｔｍｅｉｎａ４ｏｅｓｓｅａｄｐｏｅｔｅｓｅｓ２．Ｉｒｈｔｉ－ｃｒｙｔｍ，ｎｒｖｈｐｅｄｕｐｉ６．ｉｃＫｅｒｓ：ｌｉｒｃｓｏｙｔｍ－ｎ— ｐ；ｔｒ —ｏ — ｉ；ｏａｙｗｏｄＭｕｔ－ＰｏｅｓｒＳｓｅｏ — ＣｈｉＮｅｗｏｋ —ｎ— ＣｈｐＰｒｇｍｍｉｇｍｏｅ；ｍｍｕｉａｉｎａｓｒｃｒｎｄｌＣｏｎｃｔｏｂｔａｔ

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也作了一定程度的改善。
为进一步提高Ｈ．６实时编解码的性能，２４本文提出了基于多核结构的Ｈ２４行化方案，硬件结构与软件算法协同．并６通过图１数据分层结构
子宏块
优化的方式，实现多核结构上的高速编码。
因为以序列为调度单元，其并行粒度较大，易造成各处理器负载不平衡，对各个处理器要求有较大的缓存空间，且不适于嵌入式平台。序列中的一帧图像要用到前面已编码图像帧，
Ａｂｓｒｃ：Ａｉｉｇａｔｅｃｎｉｔｂｔｅｔｅｇｏｎｖｉｅｐｏｅｓｎｒｑｒｍｅｔｏｐｒａｌｅｕｐｍｅｔａｄｈｇｔａｔｍｎｔｈｏｆｃｅｗｅｎｈｒｗｉｇｌｄｏｒｃｓｉｇｅｕｉｅｎｓｎｏｔｂｅｑｉｎｓｎｉｈｃｍｐｔｔｏｌｏｏｕａｉｎａｃｍｐｌｘｔｏ２４ｃｄｃａａｌｌＰＣ・ｓｄＨ．６ｔａｅｙｉｐｏｏｓｄｏｅｌｔｅｅｃｄｎ．ＴｋｎＧＡｅｉｙｆＨ．６ｏｅ，ａｐｒｌｅＭＳｏｂａｅ２４ｓｒｔｇｓｒｐｅｆｒｒａ—ｉｎｏｉｇａｉｇＦＰｍａｖｒｆｃｔｎｌｔｏｍ，ｉｃｉｖｓａａｌｌｌｃ－ａｅＨ．４ｅｃｄｎｏａｓｎｌｂｕｄａ—ｏｅｓｅｉａｉｐａｆｒｉｏｔａｈｅｅｐｌｓｉｅｂｓｄｒｅ２６ｎｏｉｇｎｉｇｅｓｕｌｃｒＭＰＳＣｂｃｌｂｒｔｖｌｏｙｏｌｏａｉｅｙａｏｔｍｉｉｇａｄｒｅｔｕ￣ｐｉｚｎｈｒｗａｓｒｃａｄｏｆｒｌｏｉｍ．ＴｈｅｐｒｍｅｔｒｓｌｓｈｗｈａａｏｄａｃｌｒｔｏｆｅｔａｅｍａｅｙｎｓｔｗａｅａｇｒｔｈｅｘｅｉｎｅｕｔｓｏｔｔｇｏｃｅｅａｉｎｅｃＣｎｂｄｂ
１２４码标准及并行化分析Ｈ．６编
会造成任务之间的相互等待，并Ｈ２４．定义了基本、６主要、展三种支持不同类型应用的档如果以图像为独立编码单元，扩次（ｒｆｅ。其中，ｐｏｌ）ｉ基本档次通过Ｉ片和Ｐ片的帧内和帧间编且增加处理器之间的通信开销。码，支持基于上下文自适应变长熵编码（ＡＬ）较其他档次ＣＶＣ，更适合便携式视频通信设备的需求。在以宏块和比宏块更细粒度上进行并行编码，处理器之间的通信次数会大幅度增加，因为宏块以及子宏块的预测编码会
多明显优势将成为视频压缩的未来主流标准，是，但其较高的计算复杂度与当前便携设备较低的计算能力的矛盾相当
突出。
视频序列
针对这一问题，我们以提高硬件计算能力为手段，改善了片上多核平台等的计算能力［同时在编解码算法优化等方面１Ｊ；
ｕｉｇｓｎｍｕｔ—ｏｅｔｃｎｏｙｏｒｐｒｌｌＨ．６ｎｃｄｎｇｎｍｂｅｄｄｅｖｒｎｎ．ｌｉｒｅｈｏｌｇｆａａｌ２４ｅｏｉｉｅｃｅｄｅｎｉｏｍｅｔ
ＫｅｒｓＨ．６ｙｗｏｄ：２４；ＭＰＳＣ；ＦＰｏＧＡ；ｓｉｅ；ｐａｌｌｅｃｄｎｌｃｒｅａｌｎｏｉｇ
计算机时４．编码的并行加速性研究６
宋阳’ ，章晓燕
（天津工业大学计算机与软件学院，天津３０６；２１．０１０．中国农业银行）
摘要：针对便携设备上不断增强的视频处理要求和Ｈ．６编解码算法相对较高的计算复杂度之间的矛盾，出了基于２４提片上多核结构的Ｈ．６并行化方案，２４以达到实时编码的效果。该方案以ＦＧＰＡ为验证平台，通过硬件结构与软件算法协同优化的方式，在单总线双核结构的ＭＰｏＳＣ上实现了基于片的Ｈ．６并行编码。实验结果表明，２４在嵌入式环境下利用多
０引言
Ｈ２４数据结构分为序列、．的６图像、、块、宏块五个层片宏子
如图ｌ示，层次可以被选择作为并行算法的基本调所这些随着对便携设备高画质视频处理等需求的１益增长，３高次，
。性能编解码等相关技术已成为研究热点。Ｈ．４２协议以其诸度单元６
核技术实现Ｈ．４２并行编码可以取得良好的加速效果。６关键词：Ｈ．６；片上多核；ＦＧ２４ＰＡ；片；并行编码
ＲｅｅｒｈｎｒｌｅｃｅｅａｉｎｆＭＰＳｓａｃｏＰａａｌｌＡｃｌｒｔｏｏｏＣ－ｓｄｂａｅＨ．４２６Ｅｎｏｎｇｃｄｉ
ＳＯＮＧｎＺＨＡＮＧａ－ａ２Ｙａｇ，Ｘｉｏｙｎ
（．ｃｏｌｆＣｍｕｒＳｉｃＳｈｏｏｏｐｔｃｎｅ＆ＳｗｒＥｇｅｒｇＴｎｎＰｌｅｎｎｅｉ，Ｔｎｎ３０６，Ｃｉ；．ｇｉｌｒｌ，ｏｈｎ）ｅｅｏａｅｎｉｅｎ，ｉｆｏｔｈｉＵｉｒｔｉｊ０１０ｈｎ２ＡｒｕｕｆＣ／ａｔｆｎｉａｉｙｃｃｖｓｙａｉａｃｔａ