先进芯片封装知识介绍ppt课件
合集下载
集成电路芯片封装技术培训课程(ppt-35页)全
微电子技术发展对封装的要求
四、高密度化和高引脚数
高密度和高I/O数造成单边引脚间距缩短、封装难
度加大：焊接时产生短路、引脚稳定性差
解决途径：
采用BGA技术和TCP（载带）技术
成本高、难以进行外观检查等。
微电子技术发展对封装的要求
五、适应恶劣环境
密封材料分解造成IC芯片键合结合处开裂、断路
解决办法：寻找密封替代材料
Ceramic
Ceramic or
Thin Film on Ceramic
Thin Film on PWB
PWB-D
•Integration to
BEOL
•Integration in
Package level
PWB-Microation at
System level
1、电源分配：传递电能-配给合理、减少电压损耗
2、信号分配：减少信号延迟和串扰、缩短传递线路
3、提供散热途径：散热材料与散热方式选择
4、机械支撑：结构保护与支持
5、环境保护：抵抗外界恶劣环境（例：军工产品）
确定封装要求的影响因素
成本
外形与结构
产品可靠性
性能
类比：人体器官的构成与实现
微电子封装技术的技术层次
芯片，但两类芯片的可靠性和成本不同。
封装材料
芯片封装所采用的材料主要包括金属、陶瓷、
高分子聚合物材料等。
问题：如何进行材料选择？
依据材料的电热性质、热-机械可靠性、技术和
工艺成熟度、材料成本和供应等因素。
表1.2-表1.4
封装材料性能参数
介电系数：表征材料绝缘程度的比例常数，相对值，通常介
电系数大于1的材料通常认为是绝缘材料。
第十三章先进封装技术
又称：整体模塑阵列载体（OMPAC）
陶瓷圆柱栅阵列（CCGA）、
载带球栅阵列（TBGA）
主要特点：
1. 制造商完全可利用现有装配技术和廉价的材料，成本低；
2.与QFP器件比较，较少有机械损伤；
3.装配到PCB上可以具有非常高的质量。
面临的挑战：
保持封装体平面化、增强防潮（即防止“爆米花”现象）、
管芯尺寸的可靠性问题。
DCA的优点：跟C4相似
胶粘剂连接的倒装芯片：FCAA，胶粘剂可以贴装陶瓷、PCB基
板、柔性电路板、玻璃材料，应用广泛。
尹小田
第二十一页，共30页
倒装芯片的凸点技术
凸点结构：IC、UBM、Bump。
UBM是在芯片焊盘和凸点间金属过渡层，起粘附和阻碍扩散的作用，
是粘附层、扩散阻挡层、浸润层等组成的多层金属膜。
UBM的制备：溅射/蒸发、电镀、化学电镀；前两个成本高，效率
也高，化学电镀成本低，是将来发展的方向。
凸点分：焊料凸点、金凸点和聚合物凸点。
焊料凸点：锡焊料。金凸点：金或铜用电镀法形成凸点。聚合物
凸点：导电聚合物。
焊料凸点应用最广，金凸点工艺简单，但组装中的要求麻烦，聚合
物凸点高效、成本低，应用前景很好。
日本三菱开发。无引线框架和焊丝，体积特别小；芯片上再布线工艺，
与凸点实现互连； 外引脚的凸点可在基片上任意部位，易于标准化。
尹小田
第十六页，共30页
薄膜型CSP封装：
日本三菱开发。无引线框架和焊丝，体积特别小；芯片上再布线
工艺，与凸点实现互连；
易于标准化。
外引脚的凸点可在基片上任意部位，
制造工艺：
3、芯片设计和封装设计可统一考虑和进行，提高效率；
陶瓷圆柱栅阵列（CCGA）、
载带球栅阵列（TBGA）
主要特点：
1. 制造商完全可利用现有装配技术和廉价的材料，成本低；
2.与QFP器件比较，较少有机械损伤；
3.装配到PCB上可以具有非常高的质量。
面临的挑战：
保持封装体平面化、增强防潮（即防止“爆米花”现象）、
管芯尺寸的可靠性问题。
DCA的优点：跟C4相似
胶粘剂连接的倒装芯片：FCAA，胶粘剂可以贴装陶瓷、PCB基
板、柔性电路板、玻璃材料，应用广泛。
尹小田
第二十一页，共30页
倒装芯片的凸点技术
凸点结构：IC、UBM、Bump。
UBM是在芯片焊盘和凸点间金属过渡层，起粘附和阻碍扩散的作用，
是粘附层、扩散阻挡层、浸润层等组成的多层金属膜。
UBM的制备：溅射/蒸发、电镀、化学电镀；前两个成本高，效率
也高，化学电镀成本低，是将来发展的方向。
凸点分：焊料凸点、金凸点和聚合物凸点。
焊料凸点：锡焊料。金凸点：金或铜用电镀法形成凸点。聚合物
凸点：导电聚合物。
焊料凸点应用最广，金凸点工艺简单，但组装中的要求麻烦，聚合
物凸点高效、成本低，应用前景很好。
日本三菱开发。无引线框架和焊丝，体积特别小；芯片上再布线工艺，
与凸点实现互连； 外引脚的凸点可在基片上任意部位，易于标准化。
尹小田
第十六页，共30页
薄膜型CSP封装：
日本三菱开发。无引线框架和焊丝，体积特别小；芯片上再布线
工艺，与凸点实现互连；
易于标准化。
外引脚的凸点可在基片上任意部位，
制造工艺：
3、芯片设计和封装设计可统一考虑和进行，提高效率；
芯片封装详细图解通用课件
焊接方法主要有两种：热压焊接 和超声焊接。
焊接过程中需要控制温度、时间 和压力等参数，以保证焊接质量
和可靠性。
封装成型
封装成型是将已贴装和焊接好的芯片封装在保护壳内的过程。
封装材料主要有金属、陶瓷和塑料等。
成型过程中需要注意保护好芯片和引脚，防止损坏和短路。同时要保证封装质量和 外观要求。
质量检测
VS
详细描述
高性能的芯片封装需要具备低延迟、高传 输速率和低功耗等特性，以满足电子设备 在运行速度、响应时间和能效等方面的需 求。同时，高可靠性的封装能够确保芯片 在各种环境条件下稳定运行，提高产品的 使用寿命和可靠性。
多功能集成化
总结词
为了满足电子设备多功能化的需求，芯片封 装也呈现出多功能集成化的趋势。
02
芯片封装流程
芯片贴装
芯片贴装是芯片封装流程的第 一个环节，主要涉及将芯片按 照设计要求粘贴在基板上。
粘贴方法主要有三种：粘结剂 粘贴、导电胶粘贴和焊接粘贴 。
粘贴过程中需要注意芯片的方 向和位置，确保与设计要求一 致，同时要保的引脚与基板 的引脚对应焊接在一起的过程。
塑料材料具有成本低、重量轻、加工方便等优点，常用于 封装壳体和绝缘材料等。
常用的塑料材料包括聚苯乙烯、聚酯、聚碳酸酯等，其加 工工艺包括注塑成型、热压成型等。
其他材料
其他材料包括玻璃、石墨烯、碳纳米管等新型材料，具有优异的性能和广阔的应 用前景。
这些新型材料的加工工艺尚在不断发展和完善中。
05
芯片封装发展趋势
02
陶瓷材料主要包括95%Al2O3、 Al2O3-ZrO2、Al2O3-TiO2等， 其加工工艺包括高温烧结、等静 压成型和干压成型等。
金属材料
先进芯片封装知识介绍
(Passive Integrated Exposed Heat Sink Multi Package Flip Chip)
Bump
Bump Development
Bump Development
Bump Development
WLCSP
Process Flow of WLCSP
WLCSP
▼ Process Flow of WLCSP
Flip Chip Package
(PI)-EHS2-FCBGA
(Passive Integrated Exposed 2 pieces of Heat Sink Flip Chip BGA)
In some new 3D packages, through-silicon via replace edge wiring by creating vertical connections through the body of the chips. The resulting package has no added length or thickness.
In most 3D packages, the stacked chips are wired together along their edges. This edge wiring slightly increases the length and width of the package and usually requires an extra “interposer” layer between the chips.
▼ PoP Core Technology
Low Loop Wire
PoP
Pin Gate Mold
Bump
Bump Development
Bump Development
Bump Development
WLCSP
Process Flow of WLCSP
WLCSP
▼ Process Flow of WLCSP
Flip Chip Package
(PI)-EHS2-FCBGA
(Passive Integrated Exposed 2 pieces of Heat Sink Flip Chip BGA)
In some new 3D packages, through-silicon via replace edge wiring by creating vertical connections through the body of the chips. The resulting package has no added length or thickness.
In most 3D packages, the stacked chips are wired together along their edges. This edge wiring slightly increases the length and width of the package and usually requires an extra “interposer” layer between the chips.
▼ PoP Core Technology
Low Loop Wire
PoP
Pin Gate Mold
第13章-先进封装技术
1.27mm。
图 CBGA结构图
4.载带球栅阵列（TBGA）
也称为阵列载带自动键合（Array Tape Automated Bonding,ATAB），是一种相对新 颖的BGA封装。
TBGA优点：
比其它BGA封装轻、小； 电性能优良； 装配的PCB上，封装效率高。
13.2 CSP技术
刚性基板封装
3、引线框架式CSP封装（Custom Lead Frame）
由日本Fujitsu公司开发的此类CSP封装基本 结构如下页图所示。它分为Tape-LOC和MFLOC 两种形式，将芯片安装在引线框架上， 引线框架作为外引脚，因此不需要制作焊料 凸点，可实现芯片与外部的互连。它通常分 为Tape-LOC和MF-LOC 两种形式。
世界上首款BGA封装的主板芯片组i850
1.塑料球栅阵列（PBGA）工艺流程
PBGA（Plastic Ball Grid Array） PBGA的载体用材料：FR-4环氧树脂，与PCB用材
料相同； 芯片通过引线键合技术连接到载体上表面； 采用塑封进行载体塑模； 采用阵列式低共熔点37Pb/63Sn焊料（约在183℃
引线框架式CSP
4、圆片级CSP封装（Wafer-Level Package）
封装见下页图。它是在圆片前道工序完成后，直接 对圆片利用半导体工艺进行后续组件封装，利用划 片槽构造周边互连，再切割分离成单个器件。
WLP主要包括两项关键技术即再分布技术和凸焊点 制作技术。
它有以下特点：
①相当于裸片大小的小型组件（在最后工序切割分片）； ②以圆片为单位的加工成本（圆片成本率同步成本）； ③加工精度高（由于圆片的平坦性、精度的稳定性）。
BGA定义：
图 CBGA结构图
4.载带球栅阵列（TBGA）
也称为阵列载带自动键合（Array Tape Automated Bonding,ATAB），是一种相对新 颖的BGA封装。
TBGA优点：
比其它BGA封装轻、小； 电性能优良； 装配的PCB上，封装效率高。
13.2 CSP技术
刚性基板封装
3、引线框架式CSP封装（Custom Lead Frame）
由日本Fujitsu公司开发的此类CSP封装基本 结构如下页图所示。它分为Tape-LOC和MFLOC 两种形式，将芯片安装在引线框架上， 引线框架作为外引脚，因此不需要制作焊料 凸点，可实现芯片与外部的互连。它通常分 为Tape-LOC和MF-LOC 两种形式。
世界上首款BGA封装的主板芯片组i850
1.塑料球栅阵列（PBGA）工艺流程
PBGA（Plastic Ball Grid Array） PBGA的载体用材料：FR-4环氧树脂，与PCB用材
料相同； 芯片通过引线键合技术连接到载体上表面； 采用塑封进行载体塑模； 采用阵列式低共熔点37Pb/63Sn焊料（约在183℃
引线框架式CSP
4、圆片级CSP封装（Wafer-Level Package）
封装见下页图。它是在圆片前道工序完成后，直接 对圆片利用半导体工艺进行后续组件封装，利用划 片槽构造周边互连，再切割分离成单个器件。
WLP主要包括两项关键技术即再分布技术和凸焊点 制作技术。
它有以下特点：
①相当于裸片大小的小型组件（在最后工序切割分片）； ②以圆片为单位的加工成本（圆片成本率同步成本）； ③加工精度高（由于圆片的平坦性、精度的稳定性）。
BGA定义：
芯片封装详细图解课件
超声检测
利用超声波对封装内部进行无损检测，用于检测 内部裂纹、气孔等问题。
ABCD
X射线检测
利用X射线对封装内部进行无损检测，用于检测 内部缺陷、焊接不良等问题。
热像仪检测
通过红外热像仪检测芯片封装温度分布，判断散 热性能和热稳定性。
封装可靠性的影响因素
封装材料
封装材料的质量和性能对封装可靠性有直接 影响，如材料的老化、腐蚀等。
芯片封装详细图解课件
目录
• 芯片封装概述 • 芯片封装材料 • 芯片封装工艺流程 • 芯片封装检测与可靠性分析 • 芯片封装的应用与发展趋势 • 芯片封装案例分析
01
芯片封装概述
封装的概念和作用
封装的概念
芯片封装是指将集成电路用绝缘 的塑料或陶瓷材料打包，以保护 芯片免受环境影响，同时提供引 脚供外部电路连接。
芯片封装技术的发展趋势与挑战
发展趋势
随着技术进步和应用需求的变化，芯 片封装技术正朝着更小尺寸、更高集 成度、更低成本、更可靠性的方向发 展。
挑战
随着芯片封装技术的发展，面临着如 何提高封装密度、减小热阻、降低成 本等挑战，同时还需要解决先进封装 技术的可靠性和可制造性问题。
未来芯片封装技术的研究方向
程。
这一步需要使用焊接设备，控制 焊接温度和时间，确保引脚焊接
的质量和可靠性。
引脚焊接完成后需要进行外观检 查，确保焊接质量符合要求。
塑封固化
塑封固化是将芯片和引脚整体封装在 塑封材料中，起到保护芯片和引脚的 作用。
塑封固化过程中需要控制温度和压力 ，确保塑封材料的均匀分布和固化效 果。
塑封材料需要具有良好的绝缘性、耐 腐蚀性和机械强度。
切筋整型
切筋整型是将完成固化的封装体 进行切割和整型，使其成为符合
芯片封装详细图解
封装类型
01
02
03
04
针脚型封装
将芯片固定在引脚上，引脚向 外延伸，便于与其他电路连接
。
表面贴装型封装
将芯片直接贴装在PCB板上， 实现小型化和轻便化。
球栅阵列型封装
将芯片的电极以球形方式排列 ，实现高速、高密度的信号传
输。
晶圆级封装
将整个晶圆进行封装，实现更 小尺寸的封装。
02 芯片封装材料
常用的陶瓷材料包括氧化铝、氮化硅等，可以根据具体需求选择合适的陶瓷材料。
塑料材料
塑料材料在芯片封装中主要用于廉价、 大批量生产的封装。
常用的塑料材料包括环氧树脂、聚苯 乙烯等，可以根据具体需求选择合适 的塑料材料。
塑料材料具有成本低、加工方便等优 点，能够满足中低端芯片的封装需求。
其他材料
其他材料在芯片封装中主要用于 特殊需求的封装，如玻璃、石墨
晶片贴装
晶片贴装
将芯片按照设计要求放置在封装基板上，使用粘合剂将其固 定。
位置调整
通过显微镜对芯片位置进行调整，确保其与周围元件对齐。
引脚连接
引脚焊接
使用焊接技术将芯片的引脚与基板的 导电路径连接起来。
引脚保护
在焊接完成后，对引脚进行保护处理 ，防止其氧化和损坏。
密封与涂装
密封处理
将芯片和引脚进行密封，以保护内部电路不受外界环境影响。
金属材料
金属材料在芯片封装中主要用 于制造引脚、底座和散热器等 部件。
金属材料具有良好的导电性和 导热性，能够满足芯片的电气 和散热需求。
常用的金属材料包括铜、铁、 铝等，可以根据具体需求选择 合适的金属材料。
陶瓷材料
陶瓷材料在芯片封装中主要用于制造高可靠性、高稳定性的封装。
第13章-先进封装技术PPT课件
①相当于裸片大小的小型组件（在最后工序切割分片）； ②以圆片为单位的加工成本（圆片成本率同步成本）； ③加工精度高（由于圆片的平坦性、精度的稳定性）。
.
35
.
36
5、薄膜型CSP
❖ 薄膜型CSP：由日本三菱电机公司开发的CSP结构 如图6所示。它主要由IC芯片、模塑的树脂和凸点 等构成。芯片上的焊区通过在芯片上的金属布线与 凸点实现互连，整个芯片浇铸在树脂上，只留下外 部触点。这种结构可实现很高的引脚数，有利于提 高芯片的电学性能、减少封装尺寸、提高可靠性， 完全可以满足储存器、高频器件和逻辑器件的高 I/O数需求。同时由于它无引线框架和焊丝等，体 积特别小，提高了封装效率。
.
25
CSP的基本结构
❖ CSP的结构主要有4部分：IC芯片，互连层， 焊球（或凸点、焊柱），保护层。互连层是 通过载带自动焊接（TAB）、引线键合 （WB）、倒装芯片（FC）等方法来实现芯 片与焊球（或凸点、焊柱）之间内部连接的， 是CSP封装的关键组成部分。CSP的典型结构 如下图所示。
.
26
第13章
先进封装技术
.
1
主要内容
❖ BGA ❖ CSP ❖ FC技术 ❖ WLP技术 ❖ MCM封装与三维封装
.
2
目前的先进封装技术包含了单芯片封装的改进和多 芯片集成的创新两大方面。主要包括：
（1）以适应芯片性能并提高互联封装效率的BGA封装
（2）以提高芯片有效面积的芯片尺寸封装(CSP)
（3）以减少制造环节和提高生产效率的晶圆级封装（ WLP）
.
42
FC技术定义
❖ ＦＣ是芯片有源区面对基板，直接通过芯 片上呈阵列排列的凸点来实现芯片与衬底 （或电路板）的互连。由于芯片以倒扣方 式安装到衬底上，故称为“倒装芯片” （Flip-Chip） 。
.
35
.
36
5、薄膜型CSP
❖ 薄膜型CSP：由日本三菱电机公司开发的CSP结构 如图6所示。它主要由IC芯片、模塑的树脂和凸点 等构成。芯片上的焊区通过在芯片上的金属布线与 凸点实现互连，整个芯片浇铸在树脂上，只留下外 部触点。这种结构可实现很高的引脚数，有利于提 高芯片的电学性能、减少封装尺寸、提高可靠性， 完全可以满足储存器、高频器件和逻辑器件的高 I/O数需求。同时由于它无引线框架和焊丝等，体 积特别小，提高了封装效率。
.
25
CSP的基本结构
❖ CSP的结构主要有4部分：IC芯片，互连层， 焊球（或凸点、焊柱），保护层。互连层是 通过载带自动焊接（TAB）、引线键合 （WB）、倒装芯片（FC）等方法来实现芯 片与焊球（或凸点、焊柱）之间内部连接的， 是CSP封装的关键组成部分。CSP的典型结构 如下图所示。
.
26
第13章
先进封装技术
.
1
主要内容
❖ BGA ❖ CSP ❖ FC技术 ❖ WLP技术 ❖ MCM封装与三维封装
.
2
目前的先进封装技术包含了单芯片封装的改进和多 芯片集成的创新两大方面。主要包括：
（1）以适应芯片性能并提高互联封装效率的BGA封装
（2）以提高芯片有效面积的芯片尺寸封装(CSP)
（3）以减少制造环节和提高生产效率的晶圆级封装（ WLP）
.
42
FC技术定义
❖ ＦＣ是芯片有源区面对基板，直接通过芯 片上呈阵列排列的凸点来实现芯片与衬底 （或电路板）的互连。由于芯片以倒扣方 式安装到衬底上，故称为“倒装芯片” （Flip-Chip） 。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
A 3D package (System in Package, Chip Stack MCM, etc.) contains two or more chips (integrated circuits) stacked vertically so that they occupy less space. In most 3D packages, the stacked chips are wired together along their edges. This edge wiring slightly increases the length and width of the package and usually requires an extra “interposer” layer between the chips. In some new 3D packages, through-silicon via replace edge wiring by creating vertical connections through the body of the chips. The resulting package has no added length or thickness.
Tape-SCSP (or LGA)
S-PBGA
S-SBGA
S-CSP (or LGA)
ቤተ መጻሕፍቲ ባይዱ
SS-SCSP(film)
SS-SCSP(paste)
S-M2CSP
Stacked Die
FOW materil
Wire Top die
Bottom die
TSV
▼ TSV (Through Silicon Via)
2 Chip Stack Flip Chip & Wirebond
3 S-CSP
3S-PBGA Stacked-SiP
4SS-SCSP
5SCSP
Ultra thin Stack
FS-CSP1
FS-CSP2
FS-BGA
2 Chip Stack Wirebond
Low
S-etCSP S-TSOP / S-QFP
Wire Bonding Stacked Die TSV
PoP
▼ What’s PoP?
▲ PoP is Package on Package ▲ Top and bottom packages are tested separately by device manufacturer or subcon.
Singulation Final Visual Inspection
PoP
Base M’tl
Thermal effect
PiP
Epoxy
spacer
Memory die Analog die Digital die
• Digital(Btm die) + Analog(Middle die) + Memory(Top pkg)
A through-silicon via (TSV) is a vertical electrical connection (via) passing completely through a silicon wafer or die. TSV technology is important in creating 3D packages and 3D integrated circuits.
▼ SO Family
▼ QFP Family
▼ BGA Family
Package Development Trend
▼ CSP Family
▼ Memory Card
▼ SiP Module
3D Package
3D Package
3D Package Introduction
High
Package on Package (PoP) Stacking
Through Mold Via
Top view
Bottom view
▼ Process Flow of TMV PoP
Ball Placement on top surface Die Bond
Mold (Under Full optional)
Laser drilling
Ball Placement on bottom
etCSP + S-CSP etCSP Stack
Paper Thin PS-vfBGA + SCSP
PoP with interposer PS-fcCSP + SCSP
PiP
DDDD2234 DDDD3242
PoP QFN
Functional Integration
Multi Chip Stack
▼ Provides fine pitch top package interface with thru mold via ▼ Improved board level reliability ▼ Larger die size / package size ratio ▼ Compatible with flip chip, wire bond, or stacked die configurations ▼ Cost effective compared to alternative next generation solutions
Advanced Packaging Tech
Outline
▼ Package Development Trend ▼ 3D Package ▼ WLCSP & Flip Chip Package
Package Development Trend
Package Development Trend
▼ PoP Core Technology
Low Loop Wire
PoP
Pin Gate Mold
Wafer Thinning
PS-vfBGA PS-etCSP
Package Stacking
PoP
▼ Amkor’s TMV™ PoP
▼ Allows for warpage reduction by utilizing fully-molded structure ▲ More compatible with substrate thickness reduction
Tape-SCSP (or LGA)
S-PBGA
S-SBGA
S-CSP (or LGA)
ቤተ መጻሕፍቲ ባይዱ
SS-SCSP(film)
SS-SCSP(paste)
S-M2CSP
Stacked Die
FOW materil
Wire Top die
Bottom die
TSV
▼ TSV (Through Silicon Via)
2 Chip Stack Flip Chip & Wirebond
3 S-CSP
3S-PBGA Stacked-SiP
4SS-SCSP
5SCSP
Ultra thin Stack
FS-CSP1
FS-CSP2
FS-BGA
2 Chip Stack Wirebond
Low
S-etCSP S-TSOP / S-QFP
Wire Bonding Stacked Die TSV
PoP
▼ What’s PoP?
▲ PoP is Package on Package ▲ Top and bottom packages are tested separately by device manufacturer or subcon.
Singulation Final Visual Inspection
PoP
Base M’tl
Thermal effect
PiP
Epoxy
spacer
Memory die Analog die Digital die
• Digital(Btm die) + Analog(Middle die) + Memory(Top pkg)
A through-silicon via (TSV) is a vertical electrical connection (via) passing completely through a silicon wafer or die. TSV technology is important in creating 3D packages and 3D integrated circuits.
▼ SO Family
▼ QFP Family
▼ BGA Family
Package Development Trend
▼ CSP Family
▼ Memory Card
▼ SiP Module
3D Package
3D Package
3D Package Introduction
High
Package on Package (PoP) Stacking
Through Mold Via
Top view
Bottom view
▼ Process Flow of TMV PoP
Ball Placement on top surface Die Bond
Mold (Under Full optional)
Laser drilling
Ball Placement on bottom
etCSP + S-CSP etCSP Stack
Paper Thin PS-vfBGA + SCSP
PoP with interposer PS-fcCSP + SCSP
PiP
DDDD2234 DDDD3242
PoP QFN
Functional Integration
Multi Chip Stack
▼ Provides fine pitch top package interface with thru mold via ▼ Improved board level reliability ▼ Larger die size / package size ratio ▼ Compatible with flip chip, wire bond, or stacked die configurations ▼ Cost effective compared to alternative next generation solutions
Advanced Packaging Tech
Outline
▼ Package Development Trend ▼ 3D Package ▼ WLCSP & Flip Chip Package
Package Development Trend
Package Development Trend
▼ PoP Core Technology
Low Loop Wire
PoP
Pin Gate Mold
Wafer Thinning
PS-vfBGA PS-etCSP
Package Stacking
PoP
▼ Amkor’s TMV™ PoP
▼ Allows for warpage reduction by utilizing fully-molded structure ▲ More compatible with substrate thickness reduction