数字匹配滤波器
匹配滤波器匹配滤波器
(i=1, 2, …, m)
由于n(t)是均值为零， 方差为σ2n的高斯过程，则当出现 信号si(t)时, y(t)的概率密度函数fsi(y)可表示为
? fsi ( y)? (
1
2??
n )k
exp ??? ?
1 n0
T 0
[
y(t)
?
si
(t)]2
dt
?(i ? 1,2,..., m)
fsi(y)称为似然函数，它是信号统计检测的第二数据。
s(t)
h(t)
即匹配滤波器的单位冲激响应为
h (t ) = Ks (t0 - t )
O
T
t
O
t0
t
式(8.1 - 16)表明，匹配滤波器的单位冲激响应h(t)是输入信号 s(t)的镜像函数，t0为输出最大信噪比时刻。
对于因果系统， 匹配滤波器的单位冲激响应h(t)应满足:
h(t) = ì??í??0Ks(t0 - t)
瓦兹(Schwartz)不等式可以容易地解决该问题。
施瓦兹不等式为
蝌 ? 1
ゥ
2
X(w)Y(w)dw
￡
1
2
X(w) dw
1
?
2
Y(w) dw
2p - ?
2p ?
2p ?
X(ω)=KY*(ω) 等式才能成立。 K为任意常数
令X(ω)=H(ω)， Y(ω)=S(ω)ejωt0可得
ro =
ò 1
￥
2
H (w)S(w)e jwt0 dw
n0
例[ 8 - 1］设输入信号如下，试求该信号的匹配滤波器传
输函数和输出信号波形。
s(t) = ì??í??10
高动态扩频接收机中数字匹配滤波器的FPGA设计
法 。
Ｅｌｃｒ ｎｉ ｓｇ ＆ Ａｐ ｉａ ｉｎ Ｗｏ ｌ Ｎｉ ｋ ｉ ｅ ｔｏ ｉｓＣｈ ｎ ｅ ｔｏ ｃＤｅ ｉ ｎ ｐｌ ｔ ｒｄ－ ｋ ｅ Ｅｌ ｃｒ ｎ ｉ ａ ｃ ｏ ｃ
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数 字 匹 配滤 波 器 的 结构
配 滤 波 器 （ ｉｅ ｏｄｎ ） Ｆ ｌ ｒ ｌｉｇ 。折 叠 匹 配 ｔ Ｆ
～
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数字 匹 配滤 波 器 是 以本地 的扩 滤 波 器 是 改 进 的 倒 置 型 匹 配 滤 波
二
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Ｃ６ ０ ０ ０系 列 ＤＳ 和 Ｘｉ ｎ 公 司 开 发 频码 作 为数 字 Ｆ Ｒ滤 波 器 的抽 头 系 器 。Ｍ 倍 折 叠 匹 配 滤 波 器 的 工 作 原 Ｐ ｌ ｘ ｉ Ｉ
一
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态 接 收 机 ，可 以 简 化 系 统 设 计 、提 波 ，将 输 出 的 结 果 送 入 门 限 判 决 器 段 运 算 结 果 参 与 到 后 一 段 的 运 算 高 系 统 的 稳 定 性 并 缩 短 开 发 周 期 。 进 行 门 限判 决 ，如果 结 果 超 过 了判 中 ，并 且 采 用较 高 的处 理 速 率 ，从
16第十六讲匹配滤波
这种滤波器的传输函数除相乘因子Ke-jωt0外，与信号频谱 的复共轭相一致，所以称该滤波器为匹配滤波器。
从匹配滤波器传输函数H(ω)所满足的条件，我们也可以 得到匹配滤波器的单位冲激响应h(t)：
h(t) 1 H ()e jt d 1 KS ()e jt0 e jtd
2
2
1
n(t)
H( )
y(t) t＝t0
(
S N
)o
判决
输出
当选择的滤波器传输特性使输出信噪比达到最大值时，该滤 波器就称为输出信噪比最大的最佳线性滤波器。
设输出信噪比最大的最佳线性滤波器的传输函数为H(ω), 滤波 器输入信号与噪声的合成波为
r(t) s(t) n(t)
式中， s(t)为输入数字信号， 其频谱函数为S(ω)。 n(t)为高斯
比较器是在t=T时刻进行比较的。如果h1(t)支路的样 值大于h2(t)支路的样值，判为s1(t)，否则判为s2(t)
S() s(t)e jtdt 1/ j 1 e jT /2
匹配滤波器的传输函数为
H (w) S (w)e jwt0
匹配滤波器的单位冲激响应为
1
j Tw
(e 2
jw
2
KS ()e d j(t0 t) K
2
s(
)e
j
d
e
j
(
t0
t
)
d
K
1
2
s(
)e
j d
e
d j (t0 t )
K
1
2
e
j
(
t0
t
)
d
s(
)d
K
s( ) (
t0
匹配滤波器形式
匹配滤波器形式匹配滤波器形式是一种被广泛运用于信号处理和图像处理领域的技术。
其基本原理是通过对输入信号与特定滤波器进行卷积操作，以实现对输入信号中感兴趣特征的提取和识别。
这种滤波器形式在模式识别、目标跟踪、噪声消除等方面有着重要的应用价值。
应用领域匹配滤波器形式在许多领域具有广泛的应用。
在图像处理中，匹配滤波器可以用来检测特定的形状、边缘或纹理特征，实现图像的增强和分割。
在通信领域，匹配滤波器可用于接收端信号的解调和均衡，提高系统的性能和可靠性。
此外，在雷达信号处理、生物医学图像分析等领域，匹配滤波器形式也有着重要的应用。
基本原理匹配滤波器形式的基本原理是通过构建一个用于“匹配”特定特征的滤波器。
这个滤波器可以是空间域滤波器或频率域滤波器，其具体形式取决于应用的需求。
在匹配滤波器的设计中，通常需要事先获得一个用于匹配的“模板”或“特征向量”，然后根据这个模板设计相应的滤波器。
设计好的滤波器与输入信号进行卷积操作，输出信号的强度或响应模式可以反映输入信号与模板的匹配程度。
性能评价匹配滤波器的性能评价是一个重要的问题。
常用的性能评价指标包括信噪比、误差率、响应速度等。
通常情况下，设计一个性能优越的匹配滤波器需要考虑多方面因素，如滤波器的形状、参数调整、模板选择等。
通过合理设计和调整这些因素，可以提高匹配滤波器的性能，并更好地适应实际应用场景的需求。
发展趋势随着科学技术的不断进步，匹配滤波器形式也在不断演进和发展。
未来在匹配滤波器领域，可能会出现更加智能化、自适应的滤波器设计方法。
同时，结合机器学习和深度学习等技术，可以进一步提高匹配滤波器的性能和灵活性，拓展其在更多领域的应用。
结语匹配滤波器形式作为一种重要的信号处理技术，已经在许多领域得到广泛应用。
通过对匹配滤波器原理和性能评价的深入研究，可以更好地实现信号处理和图像处理的需求。
未来随着技术的不断发展，匹配滤波器形式将会继续发挥重要作用，为各个领域的应用提供更加有效和高效的解决方案。
数字匹配滤波器的EDA设计与实现
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维普资讯
第２ 卷 ９
第４ 期
电 子 器 件
Ｏｌ ｅｅ Ｊｕ ＩＯ ｅｔｏ ｖｃｓ ｉ ｓ ｏ ｍａ ｆＥｌｃｒｎ Ｄｅｉｅ ｎ
Ｖ０ ． ９ Ｎｏ ４ １２ ．
２０ ０ ６年 １ ２月
Ｄ ｃ２ ０ ｅ ．０６
Ｄｅ ｉｎ ａ ａ ｉａ ｉ ｎ ｏ ｇ ｔ ｌＭ ａ ｃ ｎ ｌｅ ｓ ｄ ｏ ｓｇ ｎｄ Ｒｅ ｌｚ ｔｏ ｆＤｉ ｉａ ｔｈｉ ｇ Ｆｉｔ ｒＢａ ｅ ｎ ＥＤＡ
数字匹配滤波器的设计
数字匹配滤波器的设计
在数字通信系统中，最常用的准则是最大输出信噪比准则，在此准则下获得的最佳线性滤波器叫做匹配滤波器
1.匹配滤波器原理
在通信系统中，若接收机输入信噪比相同，所设计的接收机的输出信噪比最大，则能够最佳地判决出有用信号，从而可以得到系统最小误码率，这就是最大输出信噪比准则。
[H_R,W]=freqz(h_R,1);
%转换为归一化幅度频率特性
magH_R_in_dB=20*log10(abs(H_R)/max(abs(H_R)));
%求得包括收发端滤波器的系统脉冲响应
H_T=H_R;
imp_resp_of_cascade=conv(H_R,H_T);
n3=0:length(imp_resp_of_cascade)-1;
%h_R绘图
figu频率特性绘图
figure(2)
plot(W/max(W)/2,magH_R_in_dB);
%系统脉冲响应绘图
figure(3)
stem(n3,imp_resp_of_cascade);
%升余弦频谱子程序S.m
function[y]=S(f,alpha,T);
if(abs(f)>((1-alpha)/(2*T)))
y=0;
elseif(abs(f)>((1-alpha)/(2*T)))
y=(T/2)*(1+cos((pi*T/alpha)*(abs(f)-(1-alpha)/(2*T))));
y(t)=s0(t)+n0(t)⑵
式中，s0(t)和n0(t)分别为s(t)和n(t)单独通过此滤波器的输出。
由线性系统最大响应原理，设K为常数，可以导出当接收滤波器满足
最佳接收机(匹配滤波器)实验报告
实验报告实验项目名称：最佳接收机（匹配滤波器）实验一、实验目的1、运用MATLAB 软件工具，仿真随机数字信号在经过高斯白噪声污染后最佳的恢复的方法。
2、熟悉匹配滤波器的工作原理。
3、研究相关解调的原理与过程。
4、理解高斯白噪声对系统的影响。
5、了解如何衡量接收机的性能及匹配滤波器参数设置方法。
二、实验原理对于二进制数字信号，根据它们的时域表达式及波形可以直接得到相应的解调方法。
在加性白高斯噪声的干扰下，这些解调方法是否是最佳的，这是我们要讨论的问题。
数字传输系统的传输对象是二进制信息。
分析数字信号的接收过程可知，在接收端对波形的检测并不重要，重要的是在背景噪声下正确的判断所携带的信息是哪一种。
因此，最有利于作出正确判断的接收一定是最佳接收。
从最佳接收的意义上来说，一个数字通信系统的接收设备可以看作一个判决装置，该装置由一个线性滤波器和一个判决电路构成，如图1所示。
线性滤波器对接收信号进行相应的处理，输出某个物理量提供给判决电路，以便判决电路对接收信号中所包含的发送信息作出尽可能正确的判决，或者说作出错误尽可能小的判决。
图1 简化的接收设备假设有这样一种滤波器，当不为零的信号通过它时，滤波器的输出能在某瞬间形成信号的峰值，而同时噪声受到抑制，也就是能在某瞬间得到最大的峰值信号功率与平均噪声功率之比。
在相应的时刻去判决这种滤波器的输出，一定能得到最小的差错率。
匹配滤波器是一种在最大化信号的同时使噪声的影响最小的线性滤波器设计技术。
注意：该滤波器并不保持输入信号波形，其目的在于使输入信号波形失真并滤除噪声，使得在采样时刻0t 输出信号值相对于均方根（输出）噪声值达到最大。
1.一般情况下的匹配滤波器匹配滤波器的一般表示式如图2所示。
匹配滤波器）（或f t h H )()()()(t n t s t r +=)()()(000t n t s t r +=图2 匹配滤器s(t)： 匹配滤波器输入信号； n(t)： 匹配滤波器输入噪声； s 0(t)：匹配滤波器输出信号； n 0(t)：匹配滤波器输出噪声；h(t)或H(f)：匹配滤波器。
数字匹配滤波器的优化设计与FPGA实现
一
７一 ０
《 国外 电子元器件》０６ ２０ 年第 ５期 ２０ 年 ５月 ０６
●主 题 论 文
数 字 匹配 滤 波 器 的优化 设计 与 Ｆ ＧＡ 实现 Ｐ
（ 光 ， 田 斌 王 ，吴 勉 易克初 田红心 ， ， ）
（． 安 电子科 技 大 学 综 合 业 务 网 国 家重 点 实验 室 ， 西 西安 ７ ０ ７ ； １ 西 陕 １０ １ ２深圳 通 创 通 信 有 限公 司 ， 东 深 圳 ５ ８ ０ ） ． 广 １０ １
接
匹 配滤 波器 是 扩 频通 信 中的关 键 部件 ， 的性 它
能直 接影 响到通 信 的质量 。本 文从 数字 匹配滤 波器
的理论 及 结构 出发 ， 讨论 了 它 在数 字通 信 直 扩 系统 中的应用 ，并 对其 基于 Ｆ Ｇ 的具体 实现 进行 了优 ＰＡ
化。
２ 数 字 匹配 滤 波 捕 获 技 术
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数字匹配滤波器介绍在直接序列扩频通信中应用数字匹配滤波器实现m序列同步，分析其具体结构，详细讨论了其基于FPGA(现场可编程门阵列)的性能优化。
结果表明，数字匹配滤波器用FPGA实现时，能够大大减少资源占用，并提高工作效率。
1 引言在通信系统中，匹配滤波器的应用十分广泛，尤其在扩频通信如在CDMA系统中，用于伪随机序列(通常是m序列)的同步捕获。
匹配滤波器是扩频通信中的关键部件，它的性能直接影响到通信的质量。
本文从数字匹配滤波器的理论及结构出发，讨论了它在数字通信直扩系统中的应用，并对其基于FPGA的具体实现进行了优化。
2 数字匹配滤波捕获技术在直接序列扩频解扩系统中，数字匹配滤波器的捕获是以接收端扩频码序列作为数字FIR滤波器的抽头系数，对接收到的信号进行相关滤波，滤波输出结果进入门限判决器进行门限判决，如果超过设定门限，表明此刻本地序列码的相位与接收扩频序列码的相位达到同步。
如果并未超过设定门限，则表明此刻本地序列码的相位与接收到的扩频序列码的相位不同步，需要再次重复相关运算，直到同步为止，如图l所示。
数字匹配滤波器由移位寄存器、乘法器和累加器组成，这只是FIR滤波器的结构形式，只不过伪码寄存器中的系数为-1或+1，实际并不是真正意义上的乘法。
伪码寄存器中的数据可以由一种伪随机序列发生器产生。
数字匹配滤波器的表达式为：其中，x(n)为输入信号；h(-i)为滤波系数，由接收端扩频码决定，取值-1或+1，m序列码元为1,取值为+l，m序列码元为O，取值为-1。
匹配滤波器的长度N等于扩频比,也就是对于每一信息符号的扩频码元数，即Tb/Tc。
当输入信号{x(n)}与本地扩频码{h(-i)}匹配时,时输出Z达到最大，超出预先设定的门限，表示捕获成功。
很显然，数字匹配滤波器中的关键部件是乘法器和累加器，而移位寄存器可以由信号的相互移位来实现，例如要实现8 bit串行数据的移位。
假设输入数据序列为din，移位寄存器中的信号为dO，d1，d2，d3，d4，d5，d6，d7，用VHDL语言中的进程语句实现程序为：每来一个时钟信号，信号同时改变1次，这就实现了和移位寄存器相同的功能。
这样的进程实现并不需要太多的逻辑单元。
所以影响资源占用和工作效率的主要是乘法器和累加器。
下面讨论就乘法器和累加器分别加以讨论，研究其对资源和效率的影响。
3 乘法器由于此处采用的是0，1的二进制系统，所以将逻辑0映射为实际电平-l，逻辑l映射为实际电平+1．也就是伪码寄存器中的系数。
移位寄存器抽头输出为有符号二进制补码，采用乘法器实现相乘运算时，如果伪码较长，则需要耗费太多的逻辑单元且运行速度过慢。
已经知道，一个数乘以l不改变原值，而乘以-l则改变符号，因为移位寄存器抽头系数只能是1和-1，可以考虑用二进制的补码运算来代替相乘1和-1运算，这就避免了相乘运算对资源的大量耗费，并能提高运算速度。
可以看到，伪码寄存器中的系数为+1或-l，如对移位抽头输出进行乘1运算，相当于不改变原补码值，而对移位抽头输出进行乘-1运算，则相当于对原补码数值改变符号，并对低位二进制码元求其补码值。
下面证明上述结论。
假设二进制补码数为最高位xn-1为符号位，其取值为0或1，0代表正数，1代表负数。
不失一般性，设xn-2，xn-3，x1，x0均为l，x2到xn-4均设为0，则二进制补码数x的后n-1位代表的真值为：2n-2+2n-3+21+20当最高位xn-1=O时，若移位抽头输出系数为1，则x代表的正数乘1后仍然是xn-2+2n-3+21+20，正数的补码表示还是x。
若移位抽头输出系数为-1．x代表的正数和-1相乘后变为负数，取x的后n-1位的朴码值，可以表示为2n-4+2n-3+…+23+20，改变x最高位的符号位为1．取2n-4+2n-3+…+23+20的二进制表示作为x的后(n-1)位，即为x与-l相乘的补码表示；当最高位xn-1=1时，若移位抽头输出系数为1，则x代表的负数乘l后的真值仍然是x 的后n-l位的补码值2n-4+2n-3+…+23+20，负数的补码表示还是x。
若移位抽头输出系数为-1，x代表的负数和-l相乘后变为正数，取x的后n-l位的补码值，可以表示为2n-4+2n-3+…+23+20，改变x最高位的符号位为0，取2n-4+2n-3+…+23+20的二进制表示作为x的后(n-1)位，即为x与-1相乘的补码表示。
结论成立，二进制求补运算代替乘法器的处理框图为如图2所示。
综上所述，在数字匹配滤波器中，因为滤波系数即移位抽头系数取值只能为1或-1，所以将有符号数的二进制补码的乘法运算变为求补码运算是完全可行的，这就避免了乘法运算对于资源的大量需求，运算速度也可大大提高。
在补码运算中，对每个移位抽头输出同时并行运算，并在后两个时钟得到并行求补码运算输出数据。
传统设计乘法器时，输入n1，n2位的2路有符号补码，结果输出为nl+n2位二进制补码数据。
随着移位寄存器输入有符号二进制补码矢量数据，时钟改变一次，移位寄存器每个抽头输出均和相应的抽头系数做一次相乘运算。
求补码运算代替乘法器时，不同于传统的乘法器设计，寄存器中每一数据只需求其补码即可，省略了相乘运算。
从根本上说．用求补代替相乘运算只是功能相同，但可以大大减少资源浪费并提高运算速度，所以有很大的应用优势。
4 累加器数字匹配滤波器的移位寄存器每一级抽头进行1次乘法运算，结果输出到累加器进行累加，当运算到最后一级时，输出累加结果，送入门限判决器进行判决。
当对2个二进制补码相加时，若2个加数都为B bit，考虑到数据可能溢出，则加法器的输出只需要(B+1)bit；而当3个bit二进制补码相加时，输出则需要(B+2)bit。
通过观察可以发现：2N个B bit二进制补码的值可以用(B+N)bit二进制表示。
4.1 传统的累加器设计考虑到传统累加器数据可能溢出，故将数据位展宽，比如在本仿真中，63个4位有符号补码求和，最后结果最多为4+6位，其中4为每一加数的位数，因为26<64，故扩展位为6位。
所以计算，如果数据位不足10位，正数在数据前加O，负数在数据前加1，这样每一数据都是10位(包括符号位)，不用考虑溢出问题，完全用62个10位加法器可以实现。
4.2 较优的累加器设计随着移位级数的增加，加法器的位数当然也要相应增加，第1级加法器用(B+1)位，第2、3级用(B+2)位，第4级到第7级用(B+3)位，后面依次类推。
这样设计，每一级并没有用考虑溢出结果的最多位的加法器，而是递推增加，可以减少资源浪费。
4.3 优化的累加器设计将匹配滤波器的乘法器输出数据进行分组，并执行加法运算，第一级的加法器用(B+1)位，第二级用位，第三级用(B+3)位，后面依次类推。
每一级的加法器数量是前面的大约一半，依几何级数递减，这样的设计在低位相加时用了较多的加法器并以几何级数递减，也就避免了高位相加的资源浪费。
以63位m序列为例，设有符号补码数为B位：将前62位输入分为2组，每一组输入和另一组中相应输入作相加运算，总共用到31个(B+1)位加法器；余l位输入和31个(B+1)位加法器输出再次分组，用到16个(B+2)位加法器；16个(B+2)位加法器输出再次分组，用到8个(B+3)位加法器；16个(B+2)位加法器输出再次分组，用到8个(B+3)位加法器；8个(B+2)位加法器输出再次分组，用到4个(B+4)位加法器；4个(B+4)位加法器输出再次分组，用到2个(B+5)位加法器；2个(B+5)位加法器输出再次分组，用到1个(B+6)位加法器。
63位累加器占用加法器的比较如表1所示。
较优累加器的运算形式是串行，而优化累加器的运算形式是并行。
可以很明显看出，优化的累加器比较优的累加器更能减少资源占用，运行效率也可大大提高。
4.4 Quatus模块化设计法Quatus仿真软件的MegaWizard Plug-In Manag-er中提供了parallel_add模块，用户可以自由设计输入数据位宽，累加数据个数，定义累加输入数据类型，模块最终自动生成适当位宽的数据输出(考虑了所有的数据溢出)。
与上面的累加器设计比较，这样的设计很方便，可读性强，程序简练。
实际中逻辑单元占用也不是很多，只比上面多出10％左右。
所以，如果不是特别关注资源占用问题，这样的设计也不失为一种好方法。
5 仿真实验笔者通过Quatus仿真实验验证了优化数字匹配滤波器的性能。
仿真中采用Altera公司的FPGA，利用6级线性移位反馈寄存器生成长度为63的m序列。
图3是数字匹配滤波器的2个周期的相关同步过程，图4是放大后的相关同步。
在本次仿真中，clk为时钟信号，address为地址信号，输入信号为din，数字匹配滤波器抽头信号为m。
为了方便起见，做了2个只读存储器din_rom和m_rom。
din_rom中存储了63 bit的m序列的二进制补码表示作为输入，其中0表示11，l表示Ol，16进制表示分别为3和l。
m_rom中存储了63 bit m序列的二进制码元，作为数字匹配滤波器的抽头同步模块的输入。
result为计算出的相关值，tongbu为同步信号。
每来一个时钟脉冲，地址加1，依次读取din_rom中的数据，图4中的地址为10进制表示。
m_rom地址始终置“0”，图3和图4中是m_rom中二进制数据的16进制表示。
63级移位滤波器同时做补码运算，当m_rom输出的二进制矢量位为1时，不改变相应位原补码值，矢量位为0时，求其相反数(-1的相反数为1，1的相反数为-1)的补码值。
将相关门限设为63，当同步未完成时，相关值信号result的16进制表示为FF，二进制即为1111lll(1表示正数)；当同步完成时，相关值信号result的16进制表示为3F，二进制即为0111111(0表示正数)。
每个时钟脉冲，计算1次相关系数，并和判决门限比较，高于门限表示完成同步捕获，否则表示没有同步，继续运算，直到达到同步为止。
6 结束语本文从理论和实践方面分别讨论了数字匹配滤波器在设计中遇到的问题，仿真实验证明该设计在节省硬件资源和提高工作效率方面都有其突出的优点。
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