模块九— 触发器与时序逻辑电路
合集下载
触发器和时序逻辑电路电子技术课件ppt知识介绍
• 同步RS触发器：在基本RS触发器的基础上增加了时钟信号CP的控制。只有在 CP的上升沿或下降沿到来时，才会根据R和S的输入信号改变输出状态。消除了 基本RS触发器的约束条件，使得设计更为灵活。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
触发器和时序逻辑电路
(1) 第一位触发器 FF0 ，每来一种时钟脉冲就翻转一次，故 J0 = K0 = 1 ；
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
大家网：
(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
大家网：
返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
大家网：
14.1 双稳态触发器
14.1.1 RS 触发器
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
大家网：
(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
大家网：
返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
大家网：
14.1 双稳态触发器
14.1.1 RS 触发器
触发器和时序逻辑电路备
JK CP
第29页/共188页
互补时 钟控制 主、从 触发器 不能同 时翻转
1
2. 工作原理
1
CP 0
F从封锁
F从状态保持不变。
Q
Q
Q
Q
F从
S CP R
SD
CP
RD
0
F主打开
F主状态由J、K决 定，接收信号并
Q
Q
F主
S CP R
1
1
暂存。
JK 1 CP
0
第30页/共188页
1
CP 0
0
F从打开
从触发器的状态取 决于主触发器，并 保持主、从状态一 致，因此称之为主 从触发器。
SD
导引电路
反 & G3 馈 线
& G5
第43页/共188页
Q
& G2 RD
& G4 CP
& G6
D
触发器 2.逻辑功能 （1）D = 0 当CP = 0时
Q0
& G1
SD
1
1Q
& G2 10 RD
触发器状态不变 当CP = 1时
触发器置“0”
& G3
0
& G5
在CP = 1期间，触发器保持“0”不变
0
1 0
CP
& G6
1
D
结论：
CP上升沿前接收信号， 上升沿时触发器翻转， （ 其Q的状态与D状态 一致；但Q的状态总比 D的状态变化晚一步， 即Qn+1 =Dn；上升沿后 输入 D不再起作用，触 发器状态保持。 即(不 会空翻)
D触发器状态表 Dn Qn+1 00 11 QQ
复习-触发器及时序电路
复习-触发器及时序电路
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
时序逻辑电路-触发器
注意：表示触发 方式的符号！
上升沿
高电平
16
二、J-K 触发器
J 0 Qn1 JQ n KQn 0 1 1
功能表
K Qn+1
0
Qn
10
01
1
Qn
逻辑符号
Q
Q
RD K C J SD
JK触发器的功能小结：
1. 当J=0、K=0时，具有保持功能；
2. 当J=1、K=1时，具有翻转功能；
3. 当J=0、K=1时，具有复位功能；
一、JK触发器转换成D触发器
Q
Q
KC J
D CP
20
二、JK触发器转换成T触发器
Q
Q
KC J
T CP
21
三、D触发器转换成T’触发器
Q
Q
DC
CP
22
时钟触发器的时间参数
• 建立时间和保持时间
限制CP频率过高
• 传输延迟时间
23
例：四人抢答电路。四人参加比赛，每人一个按 钮，其中一人按下按钮后，相应的指示灯亮。 并且，其它按钮按下时不起作用。 电路的核心是74LS175四D触发器。它的内 部包含了四个D触发器，各输入、输出以字 头相区别，管脚图见下页。
反馈 反馈
Q
Q 两个输出端
&
&
a
b
两个输入端
RD
SD
正是由于引入反馈，才使电路具有记忆功能 ! 3
输入RD=0, SD=1时 原状态： Q 0 Q 1
Q1 1
& a
0Q 0 &
b
置“0”！
原状态： Q 1 Q 0
Q0 1
& a
触发器和时序逻辑电路专题知识讲座
Q 1
1.
& G1 11 10
1 SD 0
Q 1
. 0 若先翻转
& G2 11
1 RD 0
若G1先翻转，则触发器为“0”态
基本 R－S 触发器状态表
SD RD 10 01
Q 功能
0 置0 1 置1
逻辑符号 QQ
1 1 不变 保持
0 0 同步变 1后不拟定 SD
RD(Reset Direct)-直接置“0”端(复位 端SD)(Set Direct)-直接置“1”端(置位端)
R
& a
& d
S
& b
时钟信号
R
CP
S
CP=0时
Q
Q
&
&
c
d
1
1
&
&
a
b
R
CP 0 S
触发器保持原态
CP=1时
Q
& c
Qa R CP R
R
& a
Q
& d
Qb S CP S
S
& b
R
CP 1 S
RS触发器旳功能表
CP
R
S
Q
Q
0
φ
φ
保持
1
0
0
保持
1
0
1
1
0
1
1
0
0
1
1
1
1
不确定
逻辑符号
时钟触发器旳触发方式： （1）边沿触发
只在有效沿接受控制信号，并进行状态更新 （2）电平触发
只在有效电平接受控制信号，并进行状态更新 （3）主从触发
触发器和时序逻辑电路221双稳态触发器
221双稳态触发器的工作原理
01
当置位输入端S为高电平、复位输入端R为低电平时，输出 端Q保持原状态。
02
当置位输入端S为低电平、复位输入端R为高电平时，输出 端Q状态翻转。
03
221双稳态触发器的输出状态不会因为输入信号的消失而消 失，除非另一个相反状态的信号到来。
221双稳态触发器的特点与优势
触发器还可以用于实现时序逻辑电路，如同步时序电路和异 步时序电路。
02
CATALOGUE
双稳态触发器介绍
双稳态触发器的定义
双稳态触发器是一种数字逻辑电路，具有两个稳定状态， 可以在外部信号的作用下在这两个状态之间进行转换。
它通常由两个交叉反接的晶体管或开关管组成，具有两个 互补的输出端。
双稳态触发器的工作原理
当输入信号发生变化时，双稳态触发器的输出状态会发生翻转，即从低电平变为高电平或从高电平变 为低电平。
触发器有两个阈值电压，分别为正阈值电压和负阈值电压，当输入信号的电压超过正阈值电压时，输 出状态从低电平变为高电平；当输入信号的电压低于负阈值电压时，输出状态从高电平变为低电平。
双稳态触发器的应用
双稳态触发器在数字逻辑电路中有着 广泛的应用，如寄存器、计数器、分 频器等。
它还可以用于控制开关电路、检测电 路的状态变化等。
03
CATALOGUE
221双稳态触发器详解
221双稳态触发器的结构
01
221双稳态触发器由两个交叉 耦合的反相器构成，具有两个 稳定状态，即0态和1态。
02
它有两个输入端：置位输入端 S和复位输入端R，以及一个输 出端Q。
03
输出端Q的状态取决于输入端S 和R的状态，当S为高电平、R 为低电平时，Q保持原状态； 当S为低电平、R为高电平时， Q状态翻转。
2024年电工电子技术教案09模块九数字电路
2024年电工电子技术教案09模块九数字电路一、教学内容本节课选自《电工电子技术》教材的第九模块——数字电路。
详细内容包括：第一章数字电路基础，涵盖逻辑门电路、逻辑函数及其化简方法；第二章组合逻辑电路，介绍编码器、译码器、数据选择器等组合逻辑电路的原理与应用；第三章时序逻辑电路，重点讲解触发器、计数器等时序逻辑电路的工作原理及其设计。
二、教学目标1. 理解并掌握数字电路的基本概念、逻辑门电路的种类及功能。
2. 学会逻辑函数的表示方法及其化简，能运用这些方法分析组合逻辑电路。
3. 掌握时序逻辑电路的工作原理，学会触发器、计数器等时序逻辑电路的设计与应用。
三、教学难点与重点难点：组合逻辑电路的设计与化简，时序逻辑电路的工作原理及其应用。
重点：逻辑门电路的功能、逻辑函数的表示方法、组合逻辑电路与时序逻辑电路的分析与设计。
四、教具与学具准备1. 教具：PPT课件、电路图示、实验演示设备。
2. 学具：电工电子实验箱、逻辑门电路模块、组合逻辑电路模块、时序逻辑电路模块。
五、教学过程1. 引入：通过展示实际生活中的数字电路产品，让学生了解数字电路在实际应用中的重要性。
2. 理论讲解：1) 介绍数字电路的基本概念、逻辑门电路的种类及功能。
2) 讲解逻辑函数的表示方法及其化简，通过例题进行解析。
3) 分析组合逻辑电路的原理，以编码器、译码器为例，讲解其工作原理及应用。
4) 介绍时序逻辑电路的工作原理，以触发器、计数器为例，讲解其设计与应用。
3. 实践操作：1) 学生分组进行组合逻辑电路的设计与搭建，验证理论知识。
2) 学生分组进行时序逻辑电路的设计与搭建，观察并分析电路的工作过程。
4. 随堂练习：布置与课程内容相关的练习题，让学生巩固所学知识。
六、板书设计1. 逻辑门电路的种类及功能2. 逻辑函数的表示方法及其化简3. 组合逻辑电路的原理及实例4. 时序逻辑电路的原理及实例5. 随堂练习题七、作业设计1. 作业题目：1) 请简述逻辑门电路的种类及功能。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
D
0
Qn
0 1 0 1
Qn+1
0
逻辑 功能 置0
1
1
置1
模块九 触发器与时序逻辑电路
（2）特性方程式
Q n1 D
（3）时序图
（CP上升沿时有效） 上升沿触发翻转
模块九 触发器与时序逻辑电路
9.1.5 触发器的功能转换
转换方法： 利用令已有触发器和待求触发器的特性方程相等的原 则，求出转换逻辑。 转换步骤： （1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有 触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个 方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。
分类：
触发方式 不同
同步时序 逻辑电路
同一时刻获同一脉冲
异步时序 逻辑电路
各触发器获脉冲时刻不同
模块九 触发器与时序逻辑电路 9.2.1 同步时序逻辑电路的分析 分析同步时序逻辑电路的一般步骤
1
电路图
时钟方程、 驱动方程和 输出方程
5
2
状态真值表
3
4
功能描述
确定
波形图
状态转化图
模块九 触发器与时序逻辑电路 同步时序电路分析举例 例 1：分析下图电路的逻辑功能。设起始状态是Q2Q1Q0=000。
CP2 CP1 CP0 CP2 CP0
1
1
1
1
0
1
0
0
1
0
0
0
CP2 CP1 CP0
模块九 触发器与时序逻辑电路
作状态图
4
画波形图
5
电路功能描述
6
分析：该电路是一个模5异步加法计数器。并且 具有自启动功能。
模块九 触发器与时序逻辑电路 9.3 常用中规模集成时序逻辑器件
集成计数器
8.3.1
8.3.2
边沿触发器是一种仅在CP脉冲的上升沿(或下降沿)的瞬 间，按输入信号使能的触发器。
CP为脉冲触发输入端。 CP端直接加“＞”者
表示边沿触发，不加 “＞”者表示电平触 发。
下降沿触发 上升沿触发
JK触发器
模块九 触发器与时序逻辑电路
集成JK触发器
双 下 降 沿 触 发 器
74LS112引线端子排列 逻辑符号
功 能 分 析
R－S 触发器
真值表
1
1
0
1
0 1
0 1
1
×
置1
不定
模块九 触发器与时序逻辑电路
Q n 1 S R Q n RS 0
（2）特性方程式
CP=1期间有效
CP
3)
R S Q Q
时 序 图
不 变
置 1
不 变
置 不 置 0 变 1
不 置 变 0
不 变
不 变
不 变
模块九 触发器与时序逻辑电路 9.1.3 边沿JK触发器
K2 1 K1 1 K0 1
JK触发器的特性方程： 状态方程：
Q n 1 JQ n K Q n
n n n Q2 1 Q0 Q1nQ（CP下降沿有效） 2 n1 Q1 Q1n Q0 下降沿有效） （ n1 Q0 Q2nQ0n (CP下降沿有效）
K2 1 K1 Q0n K0 1
JK触发器的特性方程： 状态方程：
Q n 1 JQ n K Q n
n n n Q2 1 J 2Q2n K 2Q2 Q0 Q1nQ2n n1 n Q1 J1Q1n K1Q1n Q0 Q1n Q0nQ1n n1 n Q0 J 0Q0n K 0Q0 Q2nQ0n
（3）时序图
下降沿触发翻转
模块九 触发器与时序逻辑电路 9.1.4 边沿D触发器 集成D触发器
双 上 升 沿 触 发 器
74LS74引线端子排列
上升沿触 发翻转
逻辑符号
集成D触发器74LS74
模块九 触发器与时序逻辑电路 功能分析
D触发器是一种延迟型触发器，它在CP脉冲的控制下， 直接把D端的状态反映到触发器的状态端。 （1）D触发器 真值表
异步时序电路
模块九 触发器与时序逻辑电路 解题思路
分析电路组成
1
该电路的存储器件是3个JK触发器，该电路的3个触发器未 共用一个时钟信号，是一个异步时序电路。
写方程式
2
时钟方程：
CP Q0，CP CP CP 1 0 2
模块九 触发器与时序逻辑电路
n J 2 Q0 Q1n 各驱动方程： J1 1 代入 J 0 Q2n
集成JK触发器74LS112
模块九 触发器与时序逻辑电路 功能分析
J K
Qn
0 1 0 1 0 1 0 1
Qn+1 0 1 0 0 1 1 1 0
逻辑 功能 保持
（1）JK
0
0
触发器
真值表
0 1
置0
1
0
置1
1
1
翻转
模块九 触发器与时序逻辑电路
（2）特性方程式
Q
n1
JQ K Q
n
n
（CP下降沿时有效）
集成寄存器
8.3.3
应用实例
模块九 触发器与时序逻辑电路 9.3.1 集成计数器
计数器不仅能记录输入时钟脉冲的个数，还具有分频、 定时等功能。累计（累加或累减）并能寄存脉冲个数的操 作过程叫计数，能实现计数操作功能的时序逻辑器件叫计 数器。 二进制计数器 加法计数器 分类： 减法计数器 同步计数器 十进制计数器 计 数 器 异步计数器 N进制计数器 二进制计数器 十进制计数器 N进制计数器
9.2 时序逻辑电路的分析
8.2.1
同步时序逻辑电路的分析
8.2.2
异步时序逻辑电路的分析
模块九 触发器与时序逻辑电路 9.2 时序逻辑电路的分析
特点：
电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状 态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆 功能的电路称为时序逻辑电路。
同步时序电路
模块九 触发器与时序逻辑电路
解题思路
分析电路组成
1
该电路的存储器件是3个JK触发器，组合器件是一个与门。 该电路的3个触发器共用一个时钟信号，是一个同步时序电路。
写方程式
2
输出方程：
CO Q Q Q
n 0 n 1
n 2
模块九 触发器与时序逻辑电路
驱动方程： 代入
J 2 Q0nQ1n J1 Q0n J 0 Q2n
电 路 图
JK触发器
模块九 触发器与时序逻辑电路
（2） D 触发器转换成T触发器
令
D T Q TQ
n
n
D T Q
n
电 路 图
T触发器
模块九 触发器与时序逻辑电路
（3）D触发器转换成T′触发器
令
DQ
n
电 路 图
T′触发器
即要求来一 个CP， 触发器就翻 转一次。
模块九 触发器与时序逻辑电路
模块九 触发器与时序逻辑电路
（2）JK触发器转换成T触发器
T触发器
Q n 1 TQ n T Q n T Q n
Q n 1 J Q n KQ n
JK触发器
特 性 方 程
比较得：
J T K T
电 路 图
下降沿 触发翻转
T触发器
模块九 触发器与时序逻辑电路
（3）JK触发器转换成T′触发器 T′触发器
逻辑功能 不同
D触发器 JK触发器
结构形式 不同
同步触发器 主从触发器
T和T´触发器
边沿触发器
模块九 触发器与时序逻辑电路 9.1.1 基本RS触发器
两互补输出端
电 路 组 成
Q
Q
.
G1 &
.
&
反馈线
G2
信号输出端：Q=0、Q=1的状 态称0状态， Q=1为1状态。
R
S
两输入端，低电平有效
模块九 触发器与时序逻辑电路
模块九 触发器与时序逻辑电路
（2）特性方程式
Q n 1 S RQ n
R S 1 (约束条件)
R
（3
时 序 图
S
Q
Q
置1 保持 置1 置0 置1 不 允 许 原 态 置1
模块九 触发器与时序逻辑电路
9.1.2 同步RS触发器
电 路 组 成
增加G3、G4 ：控制门 R为复位端，S为置位 端，高电平有效
模块九 触发器与时序逻辑电路
现
态
次
态
输出
n n Q2 Q1n Q0
n n Q2 1 Q1n 1 Q0 1 Y
列状态 真值表
3
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 1 1 1 0 0 0 0
可逆计数器
· ·
·
模块九 触发器与时序逻辑电路 同步二进制计数74LS161
输出端
进 位 输 出 端
异步 清零端
控 制 端
输入端
模块九 触发器与时序逻辑电路
74LS161的功能表
模块九 触发器与时序逻辑电路
本模块主要内容
9.1 9.2 9.3 触发器 时序逻辑电路的分析 常用中规模集成时序逻辑器件 小 结
模块九 触发器与时序逻辑电路 8.1 触发器
9.1.1 9.1.2 9.1.3 基本RS触发器 同步RS触发器 边沿JK触发器
0
Qn
0 1 0 1
Qn+1
0
逻辑 功能 置0
1
1
置1
模块九 触发器与时序逻辑电路
（2）特性方程式
Q n1 D
（3）时序图
（CP上升沿时有效） 上升沿触发翻转
模块九 触发器与时序逻辑电路
9.1.5 触发器的功能转换
转换方法： 利用令已有触发器和待求触发器的特性方程相等的原 则，求出转换逻辑。 转换步骤： （1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有 触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个 方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。
分类：
触发方式 不同
同步时序 逻辑电路
同一时刻获同一脉冲
异步时序 逻辑电路
各触发器获脉冲时刻不同
模块九 触发器与时序逻辑电路 9.2.1 同步时序逻辑电路的分析 分析同步时序逻辑电路的一般步骤
1
电路图
时钟方程、 驱动方程和 输出方程
5
2
状态真值表
3
4
功能描述
确定
波形图
状态转化图
模块九 触发器与时序逻辑电路 同步时序电路分析举例 例 1：分析下图电路的逻辑功能。设起始状态是Q2Q1Q0=000。
CP2 CP1 CP0 CP2 CP0
1
1
1
1
0
1
0
0
1
0
0
0
CP2 CP1 CP0
模块九 触发器与时序逻辑电路
作状态图
4
画波形图
5
电路功能描述
6
分析：该电路是一个模5异步加法计数器。并且 具有自启动功能。
模块九 触发器与时序逻辑电路 9.3 常用中规模集成时序逻辑器件
集成计数器
8.3.1
8.3.2
边沿触发器是一种仅在CP脉冲的上升沿(或下降沿)的瞬 间，按输入信号使能的触发器。
CP为脉冲触发输入端。 CP端直接加“＞”者
表示边沿触发，不加 “＞”者表示电平触 发。
下降沿触发 上升沿触发
JK触发器
模块九 触发器与时序逻辑电路
集成JK触发器
双 下 降 沿 触 发 器
74LS112引线端子排列 逻辑符号
功 能 分 析
R－S 触发器
真值表
1
1
0
1
0 1
0 1
1
×
置1
不定
模块九 触发器与时序逻辑电路
Q n 1 S R Q n RS 0
（2）特性方程式
CP=1期间有效
CP
3)
R S Q Q
时 序 图
不 变
置 1
不 变
置 不 置 0 变 1
不 置 变 0
不 变
不 变
不 变
模块九 触发器与时序逻辑电路 9.1.3 边沿JK触发器
K2 1 K1 1 K0 1
JK触发器的特性方程： 状态方程：
Q n 1 JQ n K Q n
n n n Q2 1 Q0 Q1nQ（CP下降沿有效） 2 n1 Q1 Q1n Q0 下降沿有效） （ n1 Q0 Q2nQ0n (CP下降沿有效）
K2 1 K1 Q0n K0 1
JK触发器的特性方程： 状态方程：
Q n 1 JQ n K Q n
n n n Q2 1 J 2Q2n K 2Q2 Q0 Q1nQ2n n1 n Q1 J1Q1n K1Q1n Q0 Q1n Q0nQ1n n1 n Q0 J 0Q0n K 0Q0 Q2nQ0n
（3）时序图
下降沿触发翻转
模块九 触发器与时序逻辑电路 9.1.4 边沿D触发器 集成D触发器
双 上 升 沿 触 发 器
74LS74引线端子排列
上升沿触 发翻转
逻辑符号
集成D触发器74LS74
模块九 触发器与时序逻辑电路 功能分析
D触发器是一种延迟型触发器，它在CP脉冲的控制下， 直接把D端的状态反映到触发器的状态端。 （1）D触发器 真值表
异步时序电路
模块九 触发器与时序逻辑电路 解题思路
分析电路组成
1
该电路的存储器件是3个JK触发器，该电路的3个触发器未 共用一个时钟信号，是一个异步时序电路。
写方程式
2
时钟方程：
CP Q0，CP CP CP 1 0 2
模块九 触发器与时序逻辑电路
n J 2 Q0 Q1n 各驱动方程： J1 1 代入 J 0 Q2n
集成JK触发器74LS112
模块九 触发器与时序逻辑电路 功能分析
J K
Qn
0 1 0 1 0 1 0 1
Qn+1 0 1 0 0 1 1 1 0
逻辑 功能 保持
（1）JK
0
0
触发器
真值表
0 1
置0
1
0
置1
1
1
翻转
模块九 触发器与时序逻辑电路
（2）特性方程式
Q
n1
JQ K Q
n
n
（CP下降沿时有效）
集成寄存器
8.3.3
应用实例
模块九 触发器与时序逻辑电路 9.3.1 集成计数器
计数器不仅能记录输入时钟脉冲的个数，还具有分频、 定时等功能。累计（累加或累减）并能寄存脉冲个数的操 作过程叫计数，能实现计数操作功能的时序逻辑器件叫计 数器。 二进制计数器 加法计数器 分类： 减法计数器 同步计数器 十进制计数器 计 数 器 异步计数器 N进制计数器 二进制计数器 十进制计数器 N进制计数器
9.2 时序逻辑电路的分析
8.2.1
同步时序逻辑电路的分析
8.2.2
异步时序逻辑电路的分析
模块九 触发器与时序逻辑电路 9.2 时序逻辑电路的分析
特点：
电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状 态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆 功能的电路称为时序逻辑电路。
同步时序电路
模块九 触发器与时序逻辑电路
解题思路
分析电路组成
1
该电路的存储器件是3个JK触发器，组合器件是一个与门。 该电路的3个触发器共用一个时钟信号，是一个同步时序电路。
写方程式
2
输出方程：
CO Q Q Q
n 0 n 1
n 2
模块九 触发器与时序逻辑电路
驱动方程： 代入
J 2 Q0nQ1n J1 Q0n J 0 Q2n
电 路 图
JK触发器
模块九 触发器与时序逻辑电路
（2） D 触发器转换成T触发器
令
D T Q TQ
n
n
D T Q
n
电 路 图
T触发器
模块九 触发器与时序逻辑电路
（3）D触发器转换成T′触发器
令
DQ
n
电 路 图
T′触发器
即要求来一 个CP， 触发器就翻 转一次。
模块九 触发器与时序逻辑电路
模块九 触发器与时序逻辑电路
（2）JK触发器转换成T触发器
T触发器
Q n 1 TQ n T Q n T Q n
Q n 1 J Q n KQ n
JK触发器
特 性 方 程
比较得：
J T K T
电 路 图
下降沿 触发翻转
T触发器
模块九 触发器与时序逻辑电路
（3）JK触发器转换成T′触发器 T′触发器
逻辑功能 不同
D触发器 JK触发器
结构形式 不同
同步触发器 主从触发器
T和T´触发器
边沿触发器
模块九 触发器与时序逻辑电路 9.1.1 基本RS触发器
两互补输出端
电 路 组 成
Q
Q
.
G1 &
.
&
反馈线
G2
信号输出端：Q=0、Q=1的状 态称0状态， Q=1为1状态。
R
S
两输入端，低电平有效
模块九 触发器与时序逻辑电路
模块九 触发器与时序逻辑电路
（2）特性方程式
Q n 1 S RQ n
R S 1 (约束条件)
R
（3
时 序 图
S
Q
Q
置1 保持 置1 置0 置1 不 允 许 原 态 置1
模块九 触发器与时序逻辑电路
9.1.2 同步RS触发器
电 路 组 成
增加G3、G4 ：控制门 R为复位端，S为置位 端，高电平有效
模块九 触发器与时序逻辑电路
现
态
次
态
输出
n n Q2 Q1n Q0
n n Q2 1 Q1n 1 Q0 1 Y
列状态 真值表
3
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 1 1 1 0 0 0 0
可逆计数器
· ·
·
模块九 触发器与时序逻辑电路 同步二进制计数74LS161
输出端
进 位 输 出 端
异步 清零端
控 制 端
输入端
模块九 触发器与时序逻辑电路
74LS161的功能表
模块九 触发器与时序逻辑电路
本模块主要内容
9.1 9.2 9.3 触发器 时序逻辑电路的分析 常用中规模集成时序逻辑器件 小 结
模块九 触发器与时序逻辑电路 8.1 触发器
9.1.1 9.1.2 9.1.3 基本RS触发器 同步RS触发器 边沿JK触发器