北邮数字电路综合实验报告

数字电路综合实验报告 简易智能密码锁

一、实验课题及任务要求 设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正 确，密码锁打开，密码输入错误进行警示。 基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。 通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。 提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时 将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。 3、自拟其它功能。

二、系统设计 2.1系统总体框图

2.2逻辑流程图 2.3MDS图

2.4分块说明 程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1. 键盘模块 本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。 键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。

（X为无效按键） 2.数码管模块 本实验采用六位七段共阴极数码管，通过选通6个位选管脚，向相应的IO口送低电平来点亮其中任何一位数码管，因为现在采用四位密码锁，所以只是用了其中四个，最高位两位数码管位选全部置1. 如下附上7段共阴极数码管真值表

3.点阵模块 点阵模块，共由8*8*2个发光二极管组成，行低电平有效，列高电平有效。要求在开锁模式和闭锁模式显示不同的图案，则先将要显示的每幅图像画8*8个小方格的矩形框中，再在有图案下落处的小方格里填上“1”，无图案处填上“0”，这样就形成了与图案所对应的二

X 7 8 9 X 4 5 6 X 1 2 3 X X 0 x

消抖 键盘译码 按键储存

键盘扫描 进制数据在该矩形框上的分布。当闭锁时以红色点阵显示，此时绿色点阵全部置0，反之亦然。 4.报警模块 当报警程序被调用，蜂鸣器输出高电平进行报警，表示输入密码错误 5．防抖 按键输入只有为15ms以上的高电平时才会读出按键值从而消除电路中的抖动。 6.控制中心 lockmode='1表示关锁，此时点阵显示落锁，按任何键都不会显示密码，清零或者开锁，在此时输入密码kwei从0开始不断加1，输入的密码位数在数码管上依次左移，当输入密码m与寄存器中预设密码mm相同时，按下确认键btn2切换为开锁状态，lockmode=0，此时按下btn1表示清零，恢复为初始密码0000，按set键寄存器内密码，按下btnloc切换为关锁状态。

三、仿真波形分析 在QUARTUS2中应用系统自带的功能进行波形仿真，这里采用了分模块仿真。 主程序仿真 在主要功能程序方面波形如下，在初始化模式按下set键系统进入修改密码状态，setmode波形显示高电平。为仿真方便，仅使kbin（即行输入信号）在1011和1111两个状态下相互转换，在不同的kbout（即列扫描输出信号）下分别对应4、5、6、7四个数字，故密码寄存器m[x]为输入的修改后的密码。 按下btn2（确认键）确认密码后，setmode变为低电平，即修改密码状态结束。 按下btn1时清零，密码寄存器取值还原为0000，至此均为开锁状态下的操作，lockmode一直为低电平。 按下闭锁键btnloc后，lockmode从0跳变到1，由此进入闭锁模式。

按键消抖模块仿真 当按下键时得到的高电平为输入x，持续一定时间后方可输出一个高电平，而无论按下的时间多长，都只输出一个高电平y，从而实现消除按键电路中的抖动。 分频模块仿真 为仿真方便，改变分频比。原程序在50Mhz时钟输入下，输出分别为1Mhz、 200hz、1000hz、500hz，分别用于键盘扫描、消抖模块输入、点阵扫描以及数码管扫描。

数码管模块仿真 由smgcatout输出可以看出低四位数码管依次选通。第i位选通时，smgzf为m[i]的七段数码管的译码值。 点阵模块仿真 当lockmode=1时dzcolr全部为0仅dzcolg显示图案； 当lockmode=0时dzcolg全部为0由dzcolr显示图案；而dzrow一直在进行行扫描，形成了两种不同颜色点阵。 报警模块仿真 当bj=0时，fmq为0；bj=1时，fmq将clk分频后输出，即蜂鸣器发出声响。 四、源程序 -----------------------顶层文件------------------------- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity lock is port (clk : in std_logic; setmode:out std_logic; lockmode:out std_logic; set:in std_logic; btn1,btn2,btnloc:in std_logic; smgzf: out std_logic_vector(6 downto 0); smgcatout:out std_logic_vector(5 downto 0); kbin: in std_logic_vector(3 downto 0); kbout: buffer std_logic_vector(3 downto 0); dzrow,dzcolr,dzcolg: out std_logic_vector(7 downto 0); fmq: out std_logic ); end lock;

architecture behave of lock is signal setm: std_logic; signal lockm: std_logic; signal lbj: std_logic; signal lkwei: integer range 0 to 4; signal lm1,lm2,lm3,lm4:integer range 0 to 9; signal clk_1: std_logic; --1MHz signal clk_2: std_logic; --200Hz signal clk_3: std_logic; --1000Hz signal clk_4: std_logic; --500Hz component kb is -----------键盘模块 port (clk : in std_logic; set:in std_logic; btn1,btn2,btnloc:in std_logic; kbin: in std_logic_vector(3 downto 0); kbout: buffer std_logic_vector(3 downto 0); bj:out std_logic; setmod:out std_logic; lockmod:out std_logic; kbwei:out integer range 0 to 4; m1x,m2x,m3x,m4x:out integer range 0 to 9 ); end component;

component smg is -------------数码管显示模块 port (clk : in std_logic; setmode:in std_logic; lockmode:in std_logic; kwei:in integer range 0 to 4; m1,m2,m3,m4:in integer range 0 to 9; smgzf: out std_logic_vector(6 downto 0); smgcatout:out std_logic_vector(5 downto 0)

); end component;

component dz is -----点阵模块 port (clk : in std_logic; --set:in std_logic; lockmode:in std_logic; dzrow,dzcolr,dzcolg: out std_logic_vector(7 downto 0) ); end component;

component alarm is ------报警模块 port (clk : in std_logic; bj:in std_logic; fmq: out std_logic ); end component;

component fenpin is -------分频模块 port(clk: in std_logic; clk_out1: out std_logic; clk_out2: out std_logic; clk_out3: out std_logic; clk_out4: out std_logic); end component;

begin a1: fenpin port map(clk=>clk,clk_out1=>clk_1,clk_out2=>clk_2, clk_out3=>clk_3,clk_out4=>clk_4); u1: kb