5_2计

5.2 I/O控制方式
主机 卡片机
in busy outarea inarea
打印机
out busy
output: if busy=1 then goto output; out:=outarea; 启动下一次输入
busy:=1;
initiate output device;
5.2 I/O控制方式
① 确定与中断或者异常关联的中断类型号i（0~255）
② 读idtr寄存器指向的IDT表中的第i个中断/陷阱门
③ 查找gdtr寄存器指向的GDT，以读取上述中断/陷阱
门中的段选择符所标识的段描述符。
④ 确定该中断是否符合保护性规则的要求：当前特权级
CPL的值（即CS寄存器中的特权级）大于等于处理
程序的DPL，且CPL值小于等于中断描述符门的DPL （仅当该中断是由INTO、INT n等指令引起时才检查 ）。如不满足上述规则，则系统不能进入中断或异常 处理程序，并发生异常13。
四. I/O通道控制方式
• CPU、通道、设备均可以并行工作。 • 特点：
– 进一步减少了CPU对I/O的干预（不仅数据的传输独立 于CPU，I/O操作的组织、管理和结束处理也大部分由 通道而非CPU完成）。
*多个数据块的I/O，只需CPU发一次指令，并只需中断
CPU一次。
5.3 缓冲管理
一. 缓冲的引入
特点：CPU大部分时间浪费在循环测试上。 将控制器中的状态寄存器的值busy置为1 CPU向设备控制器发I/O指令，启动设备 同 时 进 行 CPU循环测试busy的值，直到busy=0；
设备控制器控制设备执行I/O操作
I/O完成
CPU将数 据从设备 送到内存
设备控制器置busy=0
5.2 I/O控制方式
测试设备状态 CPU初始化DMA控制器： • 设备寻址信息 → ADR； • 主存缓冲区首址 → MAR； • 传送数据字节数 → DC；
启动设备。
2. DMA传送过程：
（2）DMA控制器控制完成设备与主存间的数据传送 ① 将整块数据从磁盘读入DR中； ② 校验读入的数据； ③ DMA控制器向CPU请求总线周期，获得总线控制 器权后：
约0.1ms中断1次；
8 位缓冲寄存器
(b ) 9.6 Kb/s 送内存
2. DMA控制器的组成:
内存 主机—控制器接口 DR
I/O count MAR DC CR ADR 命令 控 制 逻 辑
控制器与块设备接口
CPU
系统总线
控制器 DMA
…
2. DMA控制器的组成:
（1）DMA控制器与块设备的接口：信号线 （2）DMA控制器与CPU的接口：
• 命令状态寄存器：CR
能类似于中央处理机的指令计数器。 ② 通道命令字（CCW）：记录正在执行的通道指令，其作用 相当于中央处理机的指令寄存器。
③ 通道状态字（CSW）：记录通道、控制器、设备的状态，
包括I/O传输完成信息、出错信息、重复执行次数等。

四. I/O通道控制方式
2. 通道程序：
由一系列通道指令构成。 通道指令内容如下： ① 操作码：规定指令所执行的操作。
同样每个中断或异常占其中的一个表项，每个表项（8个
字节）被称做中断门或陷阱门，也用来存放对应中断处理 程序的相关信息，其中处理程序的入口地址包括2字节的
段选择符，4字节的偏移。
47
16 15
0
中断描述符表IDT 中断/陷阱门n
IDTR
IDT基地址 限长
…
中断/陷阱门0
31
24 偏移量31…16 选择符15…0
⑥ 若发生的是故障，用引起异常的指令地址修改 cs和eip寄存器的值，以使得这条指令在异常处 理结束后能被再次执行。 ⑦ 在栈中依此压入eflags、cs和eip的内容保存断 点，然后将eflags的NT、TF清0，对中断门，则 IF也清0，对陷阱门IF不清0。 。
⑧ 如果异常产生一个硬件出错码，则将它保存在栈 中。
16
S
8 7 不用
0
7
PDPL 0 E/6/F/7
4
3
偏移量15…0
0

保护模式下中断的处理过程
– 当执行了一条指令后，cs和eip这对寄存器包含 了下一条将要执行的指令的逻辑地址。 – 在执行下条指令之前，CPU控制单元会检查在运 行前一条指令的过程中是否发生了一个中断或者 异常。 – 如果发生了一个中断或异常，那么CPU控制单元 执行下列操作以响应中断：
• 内存地址寄存器：MAR，内存缓冲区首址。
• 数据寄存器：DR
• 字数计数器：DC，本次要读写的字节数。
• 设备地址寄存器：ADR，磁盘寻址信息。
2. DMA控制器的组成:
（3）I/O控制逻辑；
• 设备选择电路；
• 产生DMA请求线路；
• 数据读写控制电路；
2. DMA传送过程：
（1）DMA传送前预处理： （CPU完成）
编程来设置的，为了避免与异常冲突，一般不应 将它们设置成0~31。 – 可屏蔽中断的中断类型号由外部硬件在通过INT 发出中断请求信号的同时，发给处理器。
• 中断的优先级
– 如果在一指令的边界处有一个以上的未决异常或中断，具
有最高优先级的异常或中断首先得到处理机的服务，其它 优先级较低的异常被废弃，而优先级较低的中断则保持悬 挂。 – 中断和异常的优先级从高到低依次为：排错故障、非排错
5.2 I/O控制方式
• I/O控制方式即计算机对I/O的控制方式：
– 程序I/O方式； – 中断驱动方式； – DMA控制方式； – I/O通道控制方式。
• I/O控制方式发展的主要推动力：
– 尽量减少主机对I/O的干预； – 缓和CPU与I/O设备速度不匹配的矛盾； – 提高CPU和I/O设备操作的并行程度。
② 内存地址：内存缓冲区首址。
③ 计数：本条指令要读写的字节数。
④ 通道程序结束位P：P=1表示本条指令是通道程序最后一条指
令。 ⑤ 记录结束标志R：R=0表示本条指令与下一条指令所处理的数 据属同一条记录。
四. I/O通道控制方式
3. I/O控制过程：
CPU根据用户的I/O请求生成通道程序 ；将其 放到内存中，并将其首地址放入CAW中 CPU执行“启动I/O”指令，启动通道工作 通道向CPU发应答信号，通知“启动I/O” 指令完成，CPU可继续执行其他进程 通道取出通道程序的下一条指令， 放入CCW中，并执行之 否 是最后一条指令吗？ 是 CPU响应中断 通道向CPU发中断
• 中断类型号
Intel 80x86系列微机共支持256种中断，为使
处理器较容易地识别每种中断源，将它们从0到
256进行编号，这个编号用8位的无符号整数来描
述，被叫做中断类型号。
– 不可屏蔽中断和异常的中断类型号是固定的：不
可屏蔽中断的中断类型号为2，异常的中断类型号
为0~31。
– 可屏蔽中断的中断类型号是通过对中断控制器的
常用于块设备
的I/O控制
② 数据传送是在设备与内存之间直接进行的；
③ 由 CPU 向 DMA 控制器发 I/O 命令，并给出必要参数（如内 存地址，数据块长度等），启动 I/O 后， CPU 与 I/O 设备 （在DMA控制器的控制下工作）即可并行工作。 ④ 整块数据传送完成，由DMA控制器向CPU发一I/O中断。 ⑤ CPU响应中断，并可启动下一次数据传送。
③ 从栈顶弹出值装载ss和esp寄存器，从而使 CPU重新使用（即返回到）与旧特权级相关的
栈。
5.2 I/O控制方式
二、中断驱动I/O控制方式
将控制器中的状态寄存器的值busy置为1 CPU向设备控制器发I/O指令，启动设备
常用于字符设备 的I/O控制
同 时 进 行
当前进程阻塞，CPU调度其他进程执行 设备控制器控制设备执行I/O操作 I/O完成 设备控制器清busy,并向CPU发中断 CPU响应中 断，将数据 从设备传送 到内存
⑤ 检查是否发生了特权级的变化，一般指是否由用
户态陷入了内核态。如果是由用户态陷入了内核
态，即CPL大于中断处理程序的DPL，则控制单
元必须开始使用与新的特权级相关的堆栈（ 通
过tr寄存器找到当前进程的tss；用tss中与新特 权级相关的栈段和栈指针装载ss和esp寄存器； 然后将原来与旧特权级相关的栈的栈顶指针，即 ss和esp原来的值压入新栈中保存起来）；否则 ，如果特权级不变，则仍使用原来的栈。
5.2 I/O控制方式
二、中断驱动I/O控制方式
中断驱动I/O控制方式特点： • CPU与I/O设备真正并行工作； • 需花费部分时间处理I/O中断； • 常用于字符设备的I/O控制。
5.2 I/O控制方式
三. 直接存储器访问（DMA ）I/O控制方式
1. DMA控制方式的特征：
① 数据传输的单位是数据块；
5.2 I/O控制方式
一.程序I/O方式 ：
主机 卡片机
in busy outarea
inarea
早期计算机采用的I/O控制方式。
打印机
out
busy
input: if busy=1 then goto input; / /输入没完成，则循环测试 inarea:=(in); //取走已输入的数据 busy:=1; initiate input device; 启动下一次输入
– 紧急的事件（如硬件故障）引起的故障产生 不可屏蔽中断。
② 异常（也叫内部中断）：是CPU在执行指令时
引起的中断。如执行特殊的指令INT；或在某指
令执行的过程中，CPU检测到不正常或非法的
条件（如除0错，或特权保护引起的中断）。异
常又可分为故障、陷阱、异常中止等几类，它 们的共同特点是既不使用中断控制器，又不能 被屏蔽（异常其实是CPU发出的中断信号）。