2012-2013年海南大学EDA期末考试卷
2012-2013年海南大学信息学院EDA技术及应用考试试卷（A卷）时间:120分钟（2012年12月）考试形式:闭卷一、选择题（20分）1．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA /CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
3．CPLD的可编程是主要基于什么结构：（D）A .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（Ｃ）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_ Ｃ。
A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是___Ｄ____。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then7状态机编码方式中，其中_____Ｃ____占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是8．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化___Ａ______。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化9. 不完整的IF语句，其综合结果可实现____Ａ____。
A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路10．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
（Ｄ）A. idata <= “00001111”B. idata <= b”0000_1111”;C. idata <= X”AB”D. idata <= 16”01”;二、VHDL程序填空（20分）下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
LIBRARY __ＩＥＥＥ________ ;USE IEEE.________ STD_LOGIC_1164_____________.ALL; ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(____9 DOWNTO 0________________);output : _____OUT_____ STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF ________ CODER _____ ISSIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (_____DIN ______)BEGINIF (din(9)='0') THEN SIN <= "1001" ;_ELSIF (din(8)=’0’)_________________ THEN SIN <= "1000" ;ELSIF (din(7)='0') THEN SIN <= "0111" ;ELSIF (din(6)='0') THEN SIN <= "0110" ;ELSIF (din(5)='0') THEN SIN <= "0101" ;ELSIF (din(4)='0') THEN SIN <= "0100" ;ELSIF (din(3)='0') THEN SIN <= "0011" ;ELSIF (din(2)='0') THEN SIN <= "0010" ;ELSIF (din(1)='0') THEN SIN <= "0001" ;ELSE _ SIN <= “0000”______________ ;_____ END IF ___________END PROCESS ；__ Output <= sin _____________；END behave;三、VHDL程序改错（20分）仔细阅读下列程序，回答问题：1.在程序中存在两处错误，试指出，并说明理由：14行，Q1是矢量，不能直接和整数1相加，需要使用重载函数2.修改相应行的程序（如果是缺少语句请i指出大致的行数）：错误1 行号：12 程序改为：BEGIN 改为 THEN错误 2 行号： 3 程序改为：USEIEEE.STD_LOGIC_UNSIGNED.ALL;1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;34 ENTITY CNT4 IS5 PORT ( CLiK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;7 END CNT4;8 ARCHITECTURE bhv OF CNT4 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);10 BEGIN11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin13 IF Q1 < 15 THEN14 Q1 <= Q1 + 1 ;15 ELSE16 Q1 <= (OTHERS => '0');17 END IF;18 END IF;19 END PROCESS ;20 Q <= Q1;21 END bhv;22四、编写VHDL程序（20分，每题10分）1. 试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CIN : IN STD_LOGIC;COUT : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (‘0’ & A) + (‘0’ & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE;2. 看下面原理图，写出相应VHDL 描述 DQ DFF D Q DFFOR youtOUTPUT xin INPUTclk INPUTLIBARRY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC; YOUT : OUT STD_LOGIC); END MYCIR; ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C; BEGIN B <= XIN OR A; PROCESS (CLK) BEGIN IF CLK ’EVENT AND CLK = ‘1’ THEN A <= C; C <= B; END IF; END PROCESS; YOUT <= C;END ONE;五、综合题（20分）已知状态机状态图如图(a)所示；完成下列各题：（一）已知状态机状态图如图a 所示；完成下列各题：out_a <= “0101“1000”;“01”out_a <= “1101;图a 状态图1.试判断该状态机类型，并说明理由。
该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。
2.根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。
Library ieee;Use ieee.std_logic_1164.all;Entity mooreb isPort (clk, reset : in std_logic;Inia : in std_logic_vector (1 downto 0);Outa : out std_logic_vector (3 downto 0) );End mooreb;Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset = ‘1’ then c_st <= st0;Elsif clk’event and clk = ‘1’ then c_st <= n_st; End if;End process;Process (c_st)BeginCase c_st isWhen st0 => if ina = “00” then n_st <= st0;Else n_st <= st1;End if;Outa <= “0101”;When st1 => if ina = “00” then n_st <= st1;Else n_st <= st2;End if;Outa <= “1000”;When st2 => if ina = “11” then n_st <= st0;Else n_st <= st3;End if;Outa <= “1100”;When st3 => if ina = “11” then n_st <= st3;Else n_st <= st0;End if;Outa <= “1101”;When others => n_st <= st0;End case;End process;End one;3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（c_state）和输出控制信号(out_a)；4. 若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA技术期末试卷含答案资料
精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。
A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。
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附带：一.问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？•信号赋值语句在进程外作并行语句，并发执行，与语旬所处的位逢无关。
信号赋值语何在进程内或了程序内做顺序语何，按顺序执行，与语句所处的位置冇关。
•信号赋值符号为“<=”变量赋值用“：二”。
信号赋值符号用于信号赋值动作，不立即生效。
变疑，赋值符号用于变量赋值动作，立即生效。
2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？•进程的“敏感信号表”也称做感表, 是进程的激活条件，可山一个或多个信号组成，各信号间以“，”号分隔。
当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语何执行完毕Z后,进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。
3什么是库、程序包、子程序、过程调用和函数调用？•库和程序包用來描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可査询、调用。
子程序由过程和两数组成。
在子程序调用过程屮，过程能返回多个变量，函数只能返回一个变量。
若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。
过程调用、两数调用都是子程序调川。
改错题1.已知sei 为STD LOGTC VECTOR (1 DOWNTO 0) 类型的信号,而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段：•CASE sei IS•WHEN “00” =>q<=a；•WHEN “01”=>q<=b；•WHEN "10”=>q<=c：•WHEN “11”=>q<=d；•END CASE；•答案：CASE语句缺“WHEN OTHERS”语句。
eda技术实用教程期末考试题及答案
eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。
A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。
B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。
A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。
答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。
EDA期末考试试卷
EDA期末考试试卷期末考试《EDA》试卷A一、填空题：(每空1分，共20分)1、一般把EDA技术的发展分为、和三个阶段。
2、VHDL的全称是3、VHDL年正式推出，是目前标准化程度最高的硬件描述语言。
4、一个完整的VHDL设计实体由、和等部分构成。
5、VHDL组成。
6、VHDL字符是以括起来的数字、字母和数字。
7、VHDL，只能在进程、函数和过程中声明和使用。
8、VHDL顺序语句只出现在、和中，是按程序书写的顺序自上而下、一条一条地执行。
9、VHDL子程序有和两种类型。
10、在VHDL二、选择题：(每小题2分，共10分)1、用VHDL语言描写的的源程序文件后缀为（）A.某.wdfB.某.gdfC.某.vhdD.某.ym2、IEEE与1987年公布了VHDL的语法标准为（）A.IEEESTD1076_1987B.RS232C.IEEE.STD_LOGIC_1164D.IEEESTD1076_19933、一个实体可以拥有一个或者多个（）。
A.设计实体B.结构体C.输入D.输出4、在下列标识符中，（）是VHDL合法标识符。
A.4h_addeB.h_adde_C.h_addeD._h_adde5、在VHDL中，为目标变量的赋值符号为（）A.=：B.=C.：=D.《=三、简答题：(每题5分，共20分)12、变量赋值语句与信号赋值语句的区别？3、PROCESS语句的特点。
4、if语句包括哪几种类型？写出每种类型的语法格式。
四、程序改错：(找出错误并改正，找出每处错误1分，改正1分共20分)1、architecturertloftartiProceclkignalcount:integerrange0to7;beginif(clk'eventandclk='1')count<=count+1;if(count=0)thencarryout<=1;elecarryout<='0';endif;endproce;endrtl;2、libraryieee;ueieee_td_logic_1164.all;entitydm(a,b:intd_logic;c:outtd_logic)endmd;architecturelifordmibeginc:=aandb;五、编程题：(第1题6分，第2题6分，第3题9分，第4题9分，共30分)1、利用VHDL语言描述一个三态门电路2、利用VHDL语言描述4位二进制数据比较器3、利用VHDL语言描述一个同步置位、复位的D触发器4、利用VHDL语言设计一个分频系数为16的分频器期末考试《EDA实验》试卷B一、填空题：(每题6分，共30分)1、常用的设计输入方式有、2、库提供了基本的逻辑元器件。
2012-2013年海南大学EDA期末考试卷
2012-2013年海南大学信息学院EDA技术及应用考试试卷（A卷）时间:120分钟（2012年12月）考试形式:闭卷一、选择题（20分）1．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA /CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
3．CPLD的可编程是主要基于什么结构：（D）A .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（Ｃ）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_ Ｃ。
A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是___Ｄ____。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then7状态机编码方式中，其中_____Ｃ____占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是8．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化___Ａ______。
EDA期末考试试卷及答案(word文档良心出品)
密 封 线 内 不 得 答题班级 学号姓名赣 南 师 范 学 院2010—2011学年第一学期期末考试试卷（A 卷）（闭卷）年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MATLABD ．QuartusII5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对 6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITHB ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
eda期末考试题目及答案
eda期末考试题目及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）的主要功能是什么？A. 电路设计B. 电路仿真C. 电路测试D. 所有以上选项2. 在EDA中，HDL指的是什么？A. 高级设计语言B. 硬件描述语言C. 硬件开发语言D. 硬件描述逻辑3. 下列哪个不是EDA工具的主要组成部分？A. 原理图编辑器B. 仿真器C. 编译器D. 汇编器4. 在EDA中，FPGA代表什么？A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列5. 以下哪个是EDA设计流程中的必要步骤？A. 原理图绘制B. 电路板布局C. 焊接D. 电路测试二、填空题（每空2分，共20分）6. 常见的EDA软件有______、______和______。
答案：Cadence, Altium Designer, Mentor Graphics7. 在EDA中，______是一种用于设计和验证数字电路的图形化编程语言。
答案：VHDL8. EDA工具可以帮助工程师进行______和______。
答案：设计优化，性能分析9. 与ASIC相比，FPGA的优点是______和______。
答案：灵活性高，开发周期短10. 在EDA设计中，布局和布线是实现______的关键步骤。
答案：电路板物理结构三、简答题（每题10分，共30分）11. 简述EDA在现代电子设计中的重要性。
答案：EDA在现代电子设计中的重要性体现在它能够提高设计效率，降低成本，缩短产品上市时间，同时提高设计的可靠性和可维护性。
12. 解释什么是仿真，并说明在EDA设计流程中仿真的作用。
答案：仿真是一种模拟实际电路在不同条件下行为的技术。
在EDA 设计流程中，仿真用于验证设计的正确性，预测电路的性能，以及发现潜在的问题，从而在实际制造之前进行必要的修改。
13. 描述FPGA与ASIC在应用上的主要区别。
答案：FPGA是一种可编程的硬件，可以在设计完成后重新配置，适用于需要快速原型开发和灵活设计调整的场景。