数字电路设计中的信号完整性分析
信号完整性分析与设计
振铃（不单调）
传输线过长 串扰 多负载 阻抗不匹配
课程简介
01-19
常见的信号完整性问题及其原因
昏睡的眼图
原因很多： 阻抗不连续，损耗…
课程简介
01-20
常见的信号完整性问题及其原因
串扰 当有快速变化的电流流过导线时会产生交变的磁场，而使 邻近的导线上感应出信号电压，串扰有时也被称作交调。
课程简介
01-3
高速数字电路设计所面临的挑战
现在数字电路发展的趋势 速率越来越快 芯片集成度越来越高，PCB板越来越密 功耗越来越大 信号电压幅度越来越小 单端信号向差分信号的转变 低速并行总线向高速串行总线的转变
课程简介
01-4
高速数字电路设计所面临的挑战
数字电路工作速率越来越快
信号完整性要求
1）波形完整性Waveform integrity -单调性（monotonic) -噪声裕量（noise margin） -上冲下冲（overshoot,undershoot) -振铃（ringing）
课程简介
01-10
信号完整性要求
2）时序完整性 Timing integrity --建立保持时间 （setup/hold time） --时序抖动 （timing jitter） --串扰
由于电源/地噪声的复杂性，被与信号完整性分开来，单独作为 电源完整性（Power Integrity）来研究。
课程简介
01-22
常见的信号完整性问题及其原因
建立与保持时间问题
数据的超时延时和数据的信号畸变 都会造成数据的读取错误，如信号由 于出现严重的振铃现象，部分进入非 稳定状态，会使数据不能被可靠地提 取，造成误码问题。
信号完整性分析
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信号完整性分析在高速数字系统中 的应用
信号完整性分析在数字信号处理系 统中的应用
高速数字接口设计
应用场景：高速数字接口设计是信号完整性分析的重要应用场景之一
设计目标：保证信号传输的稳定性和可靠性
设计挑战：高速数字接口设计面临着信号传输速度、信号完整性、信号干扰等问题
建立信号完整 性分析的数学 模型
验证模型的准 确性和可靠性
优化模型，提 高分析结果的 准确性和可靠 性
仿真分析
仿真模型搭建：根 据实际电路搭建仿 真模型
仿真参数设置：设 置仿真参数，如频 率、阻抗等
仿真结果分析：分 析仿真结果，如信 号质量、时延等
仿真优化：根据仿 真结果进行优化， 如调整电路参数、 增加滤波器等
结果解读与优化建议
结果解读：根据分析结果，判断信号的完整性 优化建议：针对分析结果，提出针对性的优化方案 实施方案：根据优化建议，制定实施计划并执行 效果评估：对优化后的信号进行再次分析，评估优化效果
信号完整性分析的 应用场景
高速数字系统设计
信号完整性分析在数字电路设计中 的应用
信号完整性分析在数字通信系统中 的应用
信号完整性分析的 流程
确定分析目标
确定信号完整性分析的目标， 如提高信号传输质量、降低信 号干扰等
确定分析的范围，如系统级、 模块级、芯片级等
确定分析的指标，如信号传输 延迟、信号抖动、信号失真等
确定分析的方法，如仿真分析、 实验验证等
建立模型
确定信号完整 性分析的目标 和需求
收集和分析信 号完整性相关 的数据
添加副标题
信号完整性分析
汇报人：
高速电路设计中信号完整性分析.
高速电路设计中信号完整性分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。
在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。
然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。
不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps以内。
在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。
例如，考虑到在一个系统中有高性能的ADC到数字化接收模拟信号。
散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。
集成电路设计与信号完整性分析
集成电路设计与信号完整性分析现代科技的快速发展使得集成电路（Integrated Circuit，IC）成为现代电子设备的核心部件。
集成电路设计和信号完整性分析是保证电路性能稳定和可靠性的重要环节。
本文将介绍集成电路设计的基本概念，以及信号完整性分析的方法和意义。
一、集成电路设计简介集成电路设计是指将多个电子器件、电路元件和电子系统集成到单一的芯片上的过程。
集成电路设计的目标是在给定的特定应用场景下，实现电路的功能需求，并具备正常工作所需要的性能要求。
首先，集成电路设计需要进行电路功能的规划和设计。
这包括确定电路所需的输入、输出接口，电源供应的要求，以及各个模块之间的通信和数据交互方式等。
然后，设计人员需要对电路进行逻辑设计和电路元件的选择。
逻辑设计涉及选择合适的逻辑门、存储元件等来实现电路的逻辑功能。
接下来，设计人员需要进行电路的物理设计。
物理设计包括电路的布局和布线。
布局指的是将电子组件和元件放置在芯片上的位置，以最小化电路的面积和功率消耗。
布线是指连接各个元件的导线的布置，以及导线的宽度和厚度等参数的确定。
最后，集成电路设计需要进行电路的验证和测试。
验证是指通过模拟和数字仿真等手段，检验电路是否满足预期的功能需求。
测试是指在实际工作环境中通过各种测试手段，对芯片进行功能和性能的测试。
二、信号完整性分析的方法及意义信号完整性分析是在集成电路设计过程中非常重要的一环。
它主要针对电路中信号传输过程中可能出现的干扰和损耗问题，确保信号能够在电路中正确传递和处理。
首先，信号完整性分析需要通过仿真和建模等手段，对信号的传输过程进行分析。
通过建立数学模型，仿真软件可以帮助分析人员分析信号在传输过程中可能出现的问题，例如信号的时延、功耗、噪声等。
同时，也可以通过模拟实验，验证电路设计的可行性和稳定性。
其次，信号完整性分析需要考虑电磁兼容性（Electromagnetic Compatibility，EMC）的因素。
电气工程中的信号完整性分析
电气工程中的信号完整性分析在当今高度数字化和信息化的时代，电气工程领域的发展日新月异。
从智能手机到超级计算机，从医疗设备到航空航天系统，电子设备在我们的生活中无处不在。
而在这些复杂的电子系统中，信号完整性成为了确保设备性能稳定、可靠运行的关键因素。
信号完整性，简单来说，就是指信号在传输过程中保持其准确性、完整性和及时性的能力。
如果信号在传输过程中出现失真、衰减、反射、串扰等问题，就可能导致系统性能下降、误码率增加、甚至系统故障。
因此，对电气工程中的信号完整性进行深入分析和研究具有极其重要的意义。
首先，让我们来了解一下信号完整性问题产生的原因。
信号在传输线上传播时，会遇到各种阻抗不匹配的情况。
比如，当信号从驱动源输出，经过传输线到达负载时，如果驱动源的输出阻抗、传输线的特性阻抗和负载的输入阻抗不匹配，就会引起信号的反射。
反射的信号会与原信号叠加，导致信号波形失真。
此外，相邻传输线之间的电磁耦合会产生串扰，使得相邻信号之间相互干扰。
同时，传输线的损耗会导致信号的衰减，从而影响信号的强度和质量。
为了分析信号完整性问题，我们需要一些重要的工具和技术。
时域反射计（TDR）就是其中之一。
TDR 可以通过向传输线发送一个快速上升的脉冲，并测量反射回来的脉冲，来确定传输线中的阻抗不连续点和故障位置。
另一个常用的工具是示波器，它可以直观地显示信号的波形，帮助我们观察信号的失真、噪声等问题。
此外，还有一些仿真软件，如ADS、HFSS 等，可以在设计阶段对电路进行建模和仿真，预测可能出现的信号完整性问题，并提前采取优化措施。
在实际的电气工程应用中，信号完整性问题在高速数字电路中尤为突出。
随着数字信号的频率不断提高，信号的上升时间和下降时间变得越来越短，这对信号传输的要求也越来越高。
例如，在计算机主板上，高速的总线信号需要在严格的时序要求下进行传输，如果出现信号完整性问题，可能会导致数据传输错误，影响计算机的性能。
在通信系统中，高速的射频信号也需要保持良好的完整性，以确保信号的质量和传输距离。
高速数字电路设计中的信号完整性分析
高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。
信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。
首先，我们需要了解信号完整性分析的基本概念。
信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。
在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。
因此，对信号完整性的分析和优化至关重要。
在进行信号完整性分析时，我们需要首先考虑传输线的特性。
传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。
通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。
另外，阻抗匹配也是信号完整性分析中的重要内容。
当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。
因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。
此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。
在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。
通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。
最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。
功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。
因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。
总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。
通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。
希望以上内容对您有所帮助。
信号完整性分析第一讲
• 周期性加载
图0-1 单个网络的各种互连拓扑情况
图0-2
高速IEEE-1394视频采集系统
0.3 信号完整性分类
信号完整性讨论的主要对象是数字信号，人们 谈的只有数字信号完整性，一般不说模拟信号的 完整性。这是由于数字信号的非理想退化而呈现 的一种模拟效应。主要内因是非常短的数字信号 前后沿(简称前沿)包含大量丰富的高频成分。 按照通常的说法，目前信号完整性研究主要分 为芯片和PCB两个着力点。二者原理上相通、技 术上有别。 SI的分析和测量，有时域和频域两类视点和 途径。
电路图给出元器件及其互连关系。而同一个网络，电属性相 同，其互连拓扑关系可能如下：点到点；星簇 (star cluster)是每
个器件通过长度相等的传输线连接到中心节点上；菊花链 (daisy
chain) 是一条长传输线从每个器件附近经过，器件通过短桩线连 在主传输线上。
• 点到点
• 近、远端簇
• 菊花链
SOP。
各层次真实的互连线有：芯片内各种连线及孔、压焊点、封装 引线、引脚；PCB板的线接头、线条、过孔、接插件；各种连 接电缆。此外，还涵盖各种无源元件；电阻、电容、电感；以 及介质、基板、屏蔽盒、机箱、机架等。而各个层次的器件则 另当别论。把它们看作驱动源和接收器宏模型。
图0-0
五种PCB及系统级中的互连线条形式
在每个转换端口需要10万个以上的晶体管来实现有效的串并并串转换及对抗信号变形失真的预加重有源均衡和传输线中的rc无源均衡技49同层屏蔽线gndddgnd屏蔽层衬底层gnd图012芯片内对抗线间串扰的屏蔽措施剖面说明50图013为了减小电感实际pcb去耦电容过孔的安装情况51去耦电容dd芯片内核gnd图014去耦电容消除地弹仍不如芯片内去耦52图015电缆外加装扼流圈防止emi
信号完整性分析在电路设计中的应用
信号完整性分析在电路设计中的应用引言：随着IC设计生产工艺的进步和数字电路性能要求的提高，信号完整性分析，串扰分析和EMC分析在数字电路设计中占有越来越重要的地位。
很多EDA公司纷纷也推出了先进的信号完整性分析工具以及高速电路规则驱动的布线器；而设计师也需要将这些工具溶入到现有的设计流程中，有效提高设计质量。
本文将探讨信号完整性前仿真，设计规则空间探测，和后仿真验证在实际电路设计中的应用，并以Motorola MPC8240 CPU单板设计为例，介绍如何将信号完整性分析应用在电路设计中。
关键词：信号完整性，串扰，EMC，拓朴，设计空间探测虚拟样机验证、前仿真分析，对于还习惯于原理图设计→硬件实现→样机调试的传统设计流程的工程师来讲，不仅能够有效提高一次设计的成功率，而且，通过扫描分析、设计空间探测，可以有效发现实现信号完整性的有效布线策略，加快设计进度。
在某CPU单板的设计当中，采用的核心芯片为Motorola MPC8240，系统的时钟和信号速率最高能够达到133MHz；而且，该设计中，由于部分数据，地址信号同时用于系统上电时的数据下载，信号拓朴结构比较复杂；由于要求存储空间大，CPU外围SDRAM需要多个器件，以满足数据总线宽度要求，这样，多个SDRAM数据读写同步就十分关键；MPC8240为1mm间距的BGA封装，I/0信号和内核采用不同电压，因此布线以及电源去耦也很困难。
基于拓朴结构的前仿真分析在原理图即将设计完成之际，原理图作者与PCB设计和信号完整性分析工程师进行充分的沟通：一方面，使PCB设计和信号完整性分析工程师能够充分理解该设计的工作原理，主要信号的流向，以及所担心的高速设计问题；另一方面，PCB设计和信号完整性分析工程师预见设计中可能的困难，与原理图设计工程师协商，以便采取合适的解决方案。
由于这个阶段，原理图尚未完成，所有的预见和推断都是通过拓朴结构来实现。
具体工作包括以下几个方面。
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第27卷第7期合肥工业大学学报(自然科学版)V o l.27N o.7 2004年7月JOU RNAL O F H EFE I U N I V ER S IT Y O F T ECHNOLO GY Ju l.2004数字电路设计中的信号完整性分析余永莉(合肥市计量测试研究所,安徽合肥 230001)摘 要:文章介绍了数字电路设计中的信号完整性问题,探讨了振铃、边沿畸变、反射、地弹、串扰和抖动等各种信号完整性问题的成因和抑制措施。
针对常见的反射和串扰给出了较为详细的分析,并提出具体的抑制措施。
反射可以通过适当的端接措施来减小甚至消除,而串扰可以通过减小平行走线长度、增加线间距及调整介质厚度等措施来抑制。
关键词:信号完整性;信号反射;振铃;地弹;串扰中图分类号:TN929.11 文献标识码:A 文章编号:100325060(2004)0720843204Ana lysis of signa l i n tegr ity i n the design of d ig ita l c ircu itsYU Yong2li(H efei Institute of M easurem ent and T esting,H efei230001,Ch ina)Abstract:Signal in tegrity in the circu its design is discu ssed in th is p ap er,and the m aj o r influencing facto rs are analyzed such as ringing,bo rder disto rti on,reflecti on,bounce,cro sstalk and jitter.T he em p hasis is p u t on the analysis of comm on p rob lem s of reflecti on and cro sstalk,and concrete con tro l m easu res are p resen ted.R eflecti on can be reduced,even disp elled,th rough som e p rop er m easu res of receiving term inati on w h ile cro sstalk can be m itigated via som e m easu res,such as sho rten ing the length of p arallel line,increasing the line in terval,and adju sting the th ickness of the m edium layer. Key words:signal in tegrity;reflecti on;ringing;bounce;cro sstalk0 引 言当今电子技术的发展日新月异,大规模超大规模集成电路越来越多地应用到通用系统中。
I C芯片的发展从封装形式来看,芯片体积越来越小、引脚数越来越多。
同时,由于近年来I C工艺的发展,使得其速度越来越高[1]。
电子设计的体积减小导致电路的布局布线密度变大,而同时信号的频率还在提高,从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。
随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡,印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。
因此,高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题,数字信号完整性已经成为系统开发者面临的紧迫问题[1]。
收稿日期:2004202223;修改日期:2004203226作者简介:余永莉(1954-),女,湖北武汉人,合肥市计量测试研究所检定员.1 信号完整性的概念信号完整性(S I)是指在信号线上的信号质量。
差的信号完整性不是由某单一因素导致的,而是板级设计中多种因素共同引起的。
主要的信号完整性问题包括反射、振铃、地弹及串扰等。
源端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。
如果负载阻抗小于源阻抗,反射电压为负;反之,如果负载阻抗大于源阻抗,反射电压为正。
布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
信号的振铃(ringing)和环绕振荡(rounding)由线上过度的电感和电容引起,振铃属于欠阻尼状态而环绕振荡属于过阻尼状态。
信号完整性问题通常发生在周期信号中,如时钟等。
振铃和环绕振荡同反射一样也是由多种因素引起的,振铃可以通过适当的端接予以减小,但是不可能完全消除[1,2]。
在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面(0V)上产生电压的波动和变化,这个噪声会影响其它元器件的动作。
负载电容的增大、负载电阻的减小、地电感的增大及开关器件数目的增加均会导致地弹的增大。
振铃和地弹都属于信号完整性问题中单信号线的现象(伴有地平面回路),串扰则是由同一PCB板上的两条信号线与地平面引起的,故也称为三线系统。
串扰是两条信号线之间的耦合,信号线之间的互感和互容引起线上的噪声。
容性耦合引发耦合电流,而感性耦合引发耦合电压。
PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。
2 信号完整性问题的解决方案在电路结构相同的情况下,上升时间越短,由阻抗失配引起的信号反射越大,串扰越严重。
因而反射和串扰影响严重,需要进行信号的端接和合理布局减少其影响。
2.1 端接技术由传输线理论知,当传输线符合下式的条件时,应使用端接技术[3]。
即L>t r 2t PdL其中,L为传输线长度;tr为源端信号的上升时间;t pdL为传输线上每单位长度的带载传输延迟。
即当t r<2T D,源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前,这时需要使用端接匹配技术,否则会引起振铃[4]。
减少反射的方法是采用端接技术,传输线的端接通常采用两种策略:使负载阻抗与传输线阻抗匹配,即并行端接;使源阻抗与传输线阻抗匹配,即串行端接。
2.1.1 串行端接串行端接是在尽量靠近源端的位置串接小电阻Rs(典型值10～758),使源端的输出阻抗加电阻的阻抗与传输线的特征阻抗(Z)匹配,T D为信号源端B到源端C的延时,接法见图1所示。
串行端接是匹配信号源的阻抗,所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗(轻微过阻尼)。
即这种策略通过使源端反射系数为零,从而抑制从负载发射回来的信号(负载端输入高阻,不吸收能量)再从源端反射回负载端。
串行端接的优点是:每条线只需要一个端接电阻,无须与电源相连接,消耗功率小。
当驱动高容性负载时可提供限流作用,这种限流作用可以帮助减小地弹噪声。
串行端接的缺点是:当信号逻辑转换时,由于Rs的分压作用,在源端会出现半波幅度的信号,这种半波幅度的信号沿传输线传播至负载端,又从负448 合肥工业大学学报(自然科学版) 第27卷载端反射回源端,持续时间为2T D (T D 为信号源端到终端的传输延迟),这意味着沿传输线不能加入其它的信号输入端,因为在上述2T D 时间内会出现不正确的逻辑态。
由于在信号通路上加接了元件,增加了R C 时间常数,从而减缓了负载端信号的上升时间,因而不适合用于高频信号通路。
2.1.2 并行端接并行端接分为简单的电阻并行端接、戴维南端接、主动并行端接、A C 端接和二极管端接。
这种端接方式是在负载端加入一下拉电阻来实现匹配,因简单的电阻并行端接要求驱动电路有很大的驱动能力,在CM O S 电路里很少采用[5]。
如图2所示,戴维南端接是较常用的端接方法,它用上拉电阻R 1和下拉电阻R 2构成端接电阻,通过R 1和R 2吸收反射。
它适合多驱动源多负载情况,如VM E 背板总线就采用这种端接方法[5]。
其好处是它能提高信号的驱动能力,缺点是直流消耗大并减少了噪声抑制裕量2.2 串扰的抑制如果位于A 点的驱动源称为干扰源,则位于D 点的接收器成为被干扰对象,A 和B 之间的线网称为干扰源网络,C 、D 点之间的线网被称为被干扰对象网络;反之亦然,如图3所示。
串扰是由电磁耦合形成的,耦合分为容性耦合和感性耦合两种。
容性耦合是由于干扰源上的电压变化在被干扰对象上引起感应电流从而导致的电磁干扰,而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。
因此,信号在通过一导体时会在相邻的导体上引起两类不同的噪声信号:容性耦合信号与感性耦合信号,通常感性耦合要大于容性耦合。
图3 J 0G 式走线2.2.1 典型串扰分析(1)电流流向对串扰的影响。
串扰是与方向有关的,其波形是电流流动方向的函数。
电流流向为反向时的串扰要大于电流流向为同向时的串扰,且被干扰对象的负载端D 点的串扰幅值大于被干扰对象驱动端C 点的串扰幅值,这说明远端串扰是感应耦合累积的结果,因此一般大于近端串扰。
(2)两线间距P 与两线平行长度L 对串扰大小的影响。
串扰电压的大小与两线的间距成反比,而与两线的平行长度成正比,但却不是完全的倍数关系。
在实际高速电路中进行布线时,当布线空间较小或布线密度较大时,应慎重对待信号线之间的串扰问题,因为高频信号线对与其相邻的信号线的串扰可能会导致门级的误触发,而这样的问题在电路调试过程中是很难被发现并妥善解决的。
因此,在布线资源允许的条件下,应尽可能地拉开线间距(差分线除外)并减小两根或多根信号线的平行长度,必要时可采用固定最大平行长度推挤的布线方式(也称J 0G 式走线),即对于平行长度很长的两根信号线,在布线时可以间断式地将间距拉开,这样既可以节省紧张的布线资源,又可以有效地抑制串扰。
(3)干扰源信号频率及上升时间对串扰的影响。
被干扰对象上的串扰电压与干扰源信号的频率取值成正比,当干扰源频率大于100M H z 时,必须采取必要的措施来抑制串扰。
干扰源频率的增加会导致串扰的增加,但这并不意味着干扰源频率较低时,它对被干扰对象的串扰影响就较低。
因为存在着一项548第7期 余永莉:数字电路设计中的信号完整性分析648 合肥工业大学学报(自然科学版) 第27卷容易被忽视的对串扰影响极大的因素,它就是干扰源线网中驱动源的上升 下降时间。
在数字电路中,信号的上升 下降时间或边沿变化(上升沿和下降沿)对串扰的影响更大,边沿变化越快,串扰越大。