17_双极型版图设计
《CMOS射频集成电路设计》课件_第11章
图11-14 差分逻辑
为了让差分逻辑处于很好的工作状态,必须在版图中对 两路信号的信号线长度进行匹 配。从模块 A 到模块B,如图 11-15所示,应尽可能使两信号线路径长度相等。如果两线 的 路径相同、寄生参量相同、时间常数相同,则模块 B的两路 输入信号的上升沿和下降沿 同时精确到达。理想的差分逻 辑依靠一致的布线。
2. 元器件布局 MOS管等有源器件的排列要有利于 RF信号的传输,使之 不产生损失、延迟,不被干 扰。对于电阻来说,要严格按照上 述的版图匹配设计原则来布局。最需要注意的是电感, 考虑 到电感占用很大的面积,而且基于电磁感应的影响,必须严格 按照元件库中电感版图 所独占的版图排列,不允许其他元件 或互连线占据或靠近其版图所要占据的区域,否则版 图是无 法成功设计与验证的。
图11-12 随意布局的版图,差的匹配 图11-13 对称布局的版图,好的匹配
7. 信号路径匹配法 有一种具有很好匹配性的电路称为差分逻辑。一般讲到 差分就要和匹配联系起来。在 高速数字电路设计中,CMOS 逻辑经常被用到。在 CMOS逻辑中,分别由高电平和低电 平 来代表逻辑0和1。在 CMOS逻辑中,只有一根信号线,而差分 逻辑有两根信号线。在 差分逻辑中,我们确定逻辑状态是通 过一路输出电压减去另一路输出电压的方法来完成 的。图 11-14给出了某个差分信号的两个波形。
匹配规则4:掩模设计者不是万能的,电路设计者应该知 道他们想要的匹配。
2.“根”元件法(rootcomponentmethod) 有时候我们需要多个元件进行互相匹配。举个例子,如 图11-1所示。
图11-1 不同阻值的电阻连接的情况
采用根元件策略的更好的办法是选择一个中间值作为根 元件值。以图11-2为例,我 们选择1kΩ 作为根电阻。2kΩ 的 电阻就是两个1kΩ 电阻的串联,而500Ω 就是两个 1kΩ电阻的 并联,依此类推。
版图设计学习总结知识分享
版图设计学习总结版图设计是一个上乘电路设计，下接集成电路芯片制造的中间桥梁；版图设计将电路图中虚拟的晶体管转换成现实中实际存在器件的必不可少的过程，版图就是为集成电路制造所用的集成电路掩膜上的几何图形；利用一层一层的掩膜版，通过工艺线的工作就可以制造出相应的集成电路；MOS器件是四端器件，一种载流子导电，是电压控制器件；电阻一般有栅电阻、阱电阻、注入电阻等，起到一个限流的作用；电容存储电荷的能力称为容性，在集成电路中，电容是无处不在的，只要有一块导电材料跨过另外一块导电材料就会形成一个电容。
电容又称为去耦电容或者隔直电容。
为什么？由两个背靠背PN结构成的具有电流放大作用的晶体三极管称为双极性晶体管，双极型晶体管是一种电流控制器件，电子和空穴同时参与导电。
同场效应晶体管相比，双极型晶体管开关速度慢，输入阻抗小，功耗大；什么是输入阻抗？双极型晶体管工作原理:发射结正偏，集电结反偏时，为放大工作状态；发射结正偏，集电结也正偏，为饱和工作状态；发射结反偏，集电结反偏时，为截止工作状态；发射结发片，集电结正偏时，为反向工作状态；各个状态下的特性是什么？电感在电路中的基本作用是通直流，阻交流；模拟电路的匹配原则：1.把需要匹配的器件相互靠近，使器件保持同一个方向，需要用虚设器件把需要匹配的包围起来，使导线上的集成参数匹配，同时每一样东西都对称，使差分逻辑布线一致，使器件宽度一致、采用尺寸较大的器件，设计时总是与你的电路设计者交流，注意临近的器件；寄生效应：电容、电阻、电感两种材料之间会有寄生电容，电流流过之处会有寄生电阻，高频电路导线具有寄生电感，器件本身也有寄生效应，影响电路的速度、改变频率响应特性电路的寄生；项目启动前对工艺进行一个全面了解，对所有器件结构进行剖析。
工艺完全掌握后，结合工艺对电路进行一个评估，分析电路中的所有应用有没有与工艺相冲突。
根据封装要求，以及电路工程师的要求对版图的初步大模块进行定位。
集成电路版图基础
卜 丹
4
ＭＯＳ管版图的画法：ＮＭＯＳ
Ｐｏｌｙ （多晶硅）：栅
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
5
ＭＯＳ管版图的画法：ＮＭＯＳ
Ｎ Ｓｅｌｅｃｔ （Ｎ＋扩散）：源、漏
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
6
ＭＯＳ管版图的画法：ＮＭＯＳ
Ａｃｔｉｖｅ Ｃｏｎｔａｃｔ （有源区过孔）
《CMOS模拟集成电路设计》
卜 丹
31
双极型晶体管ＢＪＴ版图 ＮＰＮ
做发射区 做集电极欧姆接触
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
32
双极型晶体管ＢＪＴ版图 ＮＰＮ
做基区欧姆接触
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
33
双极型晶体管ＢＪＴ版图 ＮＰＮ
卜 丹
11
ＭＯＳ管版图的画法：ＰＭＯＳ
Ｎ Ｗｅｌｌ （Ｎ 阱）
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
12
ＭＯＳ管版图的画法：ＰＭＯＳ
Ａｃｔｉｖｅ （有源区）
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
13
ＭＯＳ管版图的画法：ＰＭＯＳ
Ｐｏｌｙ （多晶硅）：栅
2008级
集成电路专业
黑龙江大学
《CMOS模拟集成电路设计》
卜 丹
26 Cox A
BJT版图设计
Copyright by Huang Weiwei
BJT工作原理
雪崩击穿
NPN管的理想VCEO、VCER、VCES曲线轨迹
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
BJT工作原理
热击穿和二次击穿
BJT工作于较高的温度时容易产出热击穿，假设 BJT功率管的稳定升高，引发VBE略微下降，由于电压 和电流间的指数关系，发射结电流微小增加会引发集电 极电流的较大增加，增加的功耗使得晶体管温度升高， 导致VBE的进一步下降。如此容易在晶体管内产生稳定 很高的“热点”，使器件失效。
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
BJT工作原理
I BIAS
I1
I2
I3
Q1
Q2
Q3
基极限流电阻防止电流翘曲效应
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
BJT工作原理
华侨大学电子工程系
Copyright by Huang Weiwei
标准双极小信号晶体管
C
E
B
-
N+
+
P
E
B
NBL
发射区电流集边效应
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
标准双极小信号晶体管
C E B
华侨大学厦门专用集成电路系统重点实验室
E NPN
第6章_BJT版图设计
第 6 章 BJT版图设计
本章主要内容
标准双极小信号晶体管
CH6
CMOS工艺中的双极晶体管
典型NPN管
深N+使纵向集 电极电阻减小
重掺杂发射区
经优化的基区掺杂和结深来自衬底CE
B
N+
N+
P
N-epi
NBL P-sub
NBL使横向集电极电阻最小化
轻掺杂N外延形成漂移区
典型NPN管
隔离岛
P+
N+ Nwell
P-sub
P+
P+
CMOS工艺不为制造BJT而优化，但是至少能提供一 种寄生晶体管，通常是衬底PNP。
CMOS工艺中的晶体管
C
B
E
B
C
P+
N+ Nwell
P+
N+
P+
P-sub
CMOS工艺中的晶体管
C B E C N+
B P+
E N+
B P+
浅Pwell Nwell P-sub
衬底
C
E
B
C
N+ N-epi NBL P-sub
N+
P
E B
NBL
C
C
B E B E
CEB型NPN
CBE型NPN
横向PNP管
衬底 B C E C
N+ N-epi NBL P-sub
P
P
P
电流
电流
横向PNP管
集电极接触 发射极接触 金属场板 基极接触
分裂集电极的横向PNP
版图重点总结
第一章基本概念(1) ☆☆集成电路：Integrated Circuit ，缩写ICIC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
(2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。
(3)就设计方法而言，设计集成电路的方法可以分为三种方式：全定制（Full-Custom Design Approach）半定制（Semi-Custom Design Approach）（标准单元、积木块、门阵列、门海）可编程IC （PLD：Programmable Logic Device）（PROM 、GAL 、PLA、PAL、PLD 、FPGA ）（4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。
每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。
设计好的单元存入库中备调用。
第二，它没有统一的布线通道，而是根据需要加以分配。
（5）☆☆门阵列方法与门海方法的比较门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。
不足：设计灵活性较低；门利用率低；芯片面积浪费。
门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。
不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。
（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。
其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。
版图设计
集成电路版图设计什么是集成电路版图设计？所谓的集成电路版图设计是根据逻辑与电路功能和性能要求以及工业水平要求来设计芯片制造时光刻用的掩模版图，实现IC设计的最终输出其中版图是一组相互套合的图形，各层版图表示不同的工艺步骤，每层版图用不同的图案表示。
DRS和LVS开始前需要做哪些准备？DRC开始前需要准备好版图文件和DRC规则文件，LVS开始前需要准备好版图文件、电路图文件和runset文件为什么需要进行版图数据处理？在形成整体的版图并通过DRC、LVS的验证后，版图设计过程就完成了，但这个时候的版图GDS数据还不能拿去制作掩模版，还需要对GDS数据进行处理。
该版图GDS数据中的层次跟最终模板的层次并不是完全一致的，该版图GDS 数据还需要进行工艺涨缩处理，以满足掩模版制作需求。
集成电路设计流程：功能要求、电路设计、电路仿真、版图设计、版图验证、后仿及优化。
光刻工艺流程：底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检测、刻蚀、去胶、最终检验。
工艺要求：特征尺寸、集成度、晶圆尺寸工艺文件夹包含：技术文件、显示文件DRC步骤：建立DRC运行目录、修改规则文件、导出gds2文件、编译规则文件、执行DRC检查、DRC结构分析狗骨电阻的优点：能够控制电流走向，使电阻误差减小。
集成电路发展的趋势是什么？制程工艺越来越精细、集成度越来越高、电路功能越来越强大、越来越趋向于智能化集成电路中的电阻分为哪几种？有扩散电阻、多晶硅电阻、阱电阻简述为什么尽可能多地设计阱接触？能大大减小寄生电阻的阻值，有效抑制闩锁。
在绘制PMOS版图时，为什么在接触区域进行SN注入？SN注入降低了接触电阻，接触孔容易刻蚀，形成欧姆接触。
简述什么是闩锁效应？闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
什么是保护环，保护环的主要作用？能抑制闩锁效应的设计方式就是保护环作用: 1.阻碍少子保护环 2.载流子注入类型为少子 3.保护类型为少子 4.电位保持PN结反偏 5.起分流作用。
功率NPN双极型晶体管
C E
① 指间去偏置
如图，这是功率晶体管各指状发射区间产 生的发射极去偏置的实例。在对应的电路 图中，晶体管Q1~Q4分别代表4个发射极， 电阻R1、R2、R3分别代表将各发射极连接 在一起的金属连线电阻。假设每个发射极 流过50mA的电流，每个电阻由方块阻值为 12m /■的铝线构成。3个电阻上的总压降 为3.6mV。用 ∆VBE表示两晶体管间发射结电 压差，则发射极电流比为 ， ∆ V BE / V T 所以最左边与最右边的发射极电流比为 η =e 1.15，因此最右边的发射极Q4比最左边的 Q1多导通15%的电流。由于 ， R = ρ *l / S 所以对于更薄的金属化系统，各发射极连 接在一起的金属连线电阻就越大，产生的 压降也就变大，导致发射极电流比变大， 去偏置问题也就越严重。
当在大电流情况下，电流从基区流入 发射区，产生一定的压降，当达到导 通压降的时候，电流就向外朝着发射 极的边缘流动，然后要经过发射极电 阻，产生一个大的压降，因此发射极 的电压不再比基极的电压高，就不会 再有向着发射极边缘流动的电流。 二者结合之后，基极一侧和发射极一 侧的分布式限流确保了导通相对均匀 地出现在整个发射极叉指宽度方向。 这种类型的发射极限流沿发射极叉指 长度方向分布，因此能够保护器件所 有部分不会产生发射极去偏置和形成 热点，有较强的抗二次击穿能力。
抗击穿能力：在小电流下，发射 区所有部分导通，随着电流增大， 发射极的集边效应使得导通向边 缘聚集，引起电流流过发射区结 构内部的限流电阻。这种器件就 是通过大量的分布式限流获得抗 热击穿的能力。 容易发生发射极电流聚集：当晶 体管开始关断时，导通区域从边 缘退回到中央骨干。因为骨干的 面积只占整个发射区面积很小的 一部分，所以在关断的最后阶段 发射极电流密度急剧增加。这样 的电流集中能够（而且经常会） 引发二次击穿。