Verilog设计练习十例及答案
verilog代码练习题
verilog代码练习题Verilog是一种硬件描述语言，用于描述数字电路的行为和结构。
在学习和掌握Verilog代码编写的过程中，练习题是非常重要的一环。
通过多做一些练习题，可以提高对Verilog语言的理解和运用能力，进而更好地应对实际的电路设计和开发项目。
本文将介绍一些常见的Verilog代码练习题，帮助读者提升自己的编程能力。
具体的练习题如下：练习题一：整数加法器设计一个4位整数加法器，输入两个4位的二进制整数A和B，输出它们的和。
请使用Verilog代码描述该加法器，并给出仿真结果和波形图。
练习题二：时钟分频器设计一个时钟分频器，将输入时钟信号分频为两个输出时钟信号。
其中，输出时钟信号A频率为输入时钟信号的一半，输出时钟信号B 频率为输入时钟信号的四分之一。
请使用Verilog代码描述该时钟分频器，并给出仿真结果和波形图。
练习题三：数字比较器设计一个4位数字比较器，输入两个4位的二进制整数A和B，输出A是否大于B的结果（1表示大于，0表示不大于）。
请使用Verilog代码描述该数字比较器，并给出仿真结果和波形图。
练习题四：有限状态机设计一个简单的有限状态机，实现一个计数器的功能。
输入信号CLK表示时钟信号，每个上升沿计数器加1，输出信号OUT表示计数器的值，初始值为0，最大值为9，超出后回到0。
请使用Verilog代码描述该有限状态机，并给出仿真结果和波形图。
练习题五：位宽可调的加法器设计一个位宽可调的加法器，输入为两个任意位宽的二进制整数A和B，输出为它们的和。
请使用Verilog代码描述该位宽可调的加法器，并给出仿真结果和波形图。
以上是几个常见的Verilog代码练习题，通过多做这些练习题，可以提高对Verilog语言的掌握和运用能力。
在实际的电路设计和开发中，良好的Verilog编程能力是非常重要的。
希望本文对你有所帮助，加油！。
数字电子技术基础Verilog语言编程设计习题
数字电子技术基础Verilog语言编程设计习题Verilog语言是数字电子技术中广泛应用的硬件描述语言，本文将介绍一些基础的Verilog编程设计习题。
通过完成这些习题，读者能够加深对数字电子技术和Verilog语言的理解，并提高Verilog编程的能力。
一、多输入多输出逻辑门设计习题1. 设计一个四位全加器，实现任意两个四位二进制数的相加运算功能。
module full_adder(input [3:0] A,input [3:0] B,input Cin,output [3:0] S,output Cout);wire [3:0] sum;assign sum[0] = A[0] ^ B[0] ^ Cin;assign sum[1] = A[1] ^ B[1] ^ (A[0] & B[0]) ^ Cin;assign sum[2] = A[2] ^ B[2] ^ (A[1] & B[1]) ^ (A[0] & B[0]) ^ Cin;assign sum[3] = A[3] ^ B[3] ^ (A[2] & B[2]) ^ (A[1] & B[1]) ^ (A[0] & B[0]) ^ Cin;assign S = sum;assign Cout = (A[3] & B[3]) ^ (A[2] & B[2]) ^ (A[1] & B[1]) ^ (A[0] & B[0]) ^ Cin;endmodule2. 设计一个八位比较器，判断两个八位二进制数是否相等。
module comparator(input [7:0] A,input [7:0] B,output EQ);wire [7:0] difference;assign difference = A ^ B;assign EQ = (difference[7] | difference[6] | difference[5] | difference[4] | difference[3] | difference[2] | difference[1] | difference[0])==0;endmodule二、时序逻辑电路设计习题1. 设计一个六位计数器，实现每秒钟加一功能。
VerilogHDL练习题目
练习一．简单的组合逻辑设计目的: 掌握基本组合逻辑电路的实现方法。
这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。
在Verilog HDL中，描述组合逻辑时常使用assign 结构。
注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。
模块源代码：//--------------- compare.v -----------------module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时，//equal输出为0。
endmodule测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。
测试模块源代码：`timescale 1ns/1ns //定义时间单位。
`include "./compare.v" //包含模块文件。
在有的仿真调试环境中并不需要此语句。
//而需要从调试环境的菜单中键入有关模块文件的路径和名称module comparetest;reg a,b;wire equal;initial //initial常用于仿真时信号的给出。
begina=0;b=0;#100 a=0; b=1;#100 a=1; b=1;#100 a=1; b=0;#100 $stop; //系统任务，暂停仿真以便观察仿真波形。
endcompare compare1(.equal(equal),.a(a),.b(b)); //调用模块。
endmodule仿真波形（部分）：266练习：设计一个字节（8位）比较器。
要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试。
Verilog数字系统设计教程第二版课后练习题含答案
Verilog数字系统设计教程第二版课后练习题含答案练习题1：IGT上的闪光灯设计一个闪光灯电路，该电路使用维托吞尔（Vitold Kern）的交替时间生成器（IGT）控制LED的开关。
闪光灯的频率为每秒2次，LED的工作周期为2ms。
解答module flash(input clk,output reg led);reg[10:0] cnt;// 11 bit counteralways@(posedge clk)begincnt <= cnt +1;endalways@(posedge cnt[10])beginled <=~led;endendmodule练习题2：7段数码管设计一个数字系统，在7段数码管上显示0到9。
解答module seven_segment(input[3:0] digit,output reg[6:0] sseg);parameter COMMON_ANODE =0;// COMMON_ANODE = 1 for commo n anode displayalways@(*)begincase(digit)4'h0: sseg =7'b100_0000;4'h1: sseg =7'b111_1001;4'h2: sseg =7'b010_0100;4'h3: sseg =7'b011_0000;4'h4: sseg =7'b001_1001;4'h5: sseg =7'b001_0010;4'h6: sseg =7'b000_0010;4'h7: sseg =7'b111_1000;4'h8: sseg =7'b000_0000;4'h9: sseg =7'b001_1000;default: sseg =7'b111_1111;endcaseif(COMMON_ANODE ==0)beginsseg =~sseg;endendendmodule练习题3：模数计数器设计一个二进制数模数计数器，输出分别为0到3的二进制数。
Verilog 学习练习题目
Verilog 学习练习题目1.多功能数字钟功能描述：采用可综合的代码风格编写一个带闹钟功能的数字钟，具体功能描述见接口说明。
提交内容：模块代码，完整测试代码，综合报告，设计报告。
难度系数：3接口说明：2数据重整理缓冲器（DRB）功能描述：在现代芯片设计中，不同的数据存储设备间会通过DMA进行数据相互搬移，功能复杂的DMA由于芯片面积和功耗的约束可能带宽较小，而其他数据存储设备的带宽则可能加大。
现有一款芯片，DMA带宽是32bits，而其某存储模块M的带宽是512bits，为了降低对该存储模块的读写频率，可以采用数据重整理缓冲器来匹配带宽。
图DMA、DRB、存储设备M的关系从DMA向M写入的数据在DRB中暂存，直至达到512bits宽，再写入M；从M读出到DMA的数据也在DRB中暂存，直到所有数据被读出后再重新读取。
数据在M中的存放方式入下图所示意：图M中数据的存储方式为了简化代码，在这里DMA给的每次地址均按M宽度对齐，即每次恰好从M的一行开始读/写（第一次读写的最低4位地址均为0）。
DMA的读写可同时进行，而M读写无法并行，故向M发请求时候需要仲裁，这里的仲裁规定以写优先。
DRB的读写各设计一行缓冲来平衡带宽。
DMA的写入和读取地址均连续递增。
且不会重复向同一地址写入或者读出。
提交内容：可综合的DRB代码，测试代码，综合报告和设计报告。
难度系数：5可选加分内容：A.难度系数6 DMA的写入和读取地址不按M宽度对齐，可能就需要在DRB的缓冲行未满就写入或从M读出；写入时需要mask位，避免覆盖正确数据。
B.难度系数9 DMA的写入和读取地址彻底随机化，可重复向一个地址写入或者读出，需要维护数据一致性（参考体系机构教材相关内容）接口说明：类型名称位宽描述备注input clk 1 标准时钟信号,其频率为500MHz;input rst_n 1 复位信号，低有效input DMA_DRBWrtData 32 DMA向DRB写入的数据，当DMA_DRBWrtEn 有效时，每周期一个数据input DMA_DRBRdEn 1 DMA向DRB的读有效信号，在该信号为高3、数据混洗模块功能描述：在现在数字信号处理器中，数据在传输过程中的交换混洗常常不可缺少。
Verilog设计练习十例及答案
设计练习进阶前言:在前面九章学习得基础上, 通过本章得练习,一定能逐步掌握Verilog HDL设计得要点。
我们可以先理解样板模块中每一条语句得作用,然后对样板模块进行综合前与综合后仿真,再独立完成每一阶段规定得练习。
当十个阶段得练习做完后,便可以开始设计一些简单得逻辑电路与系统。
很快我们就能过渡到设计相当复杂得数字逻辑系统。
当然,复杂得数字逻辑系统得设计与验证,不但需要系统结构得知识与经验得积累,还需要了解更多得语法现象与掌握高级得Verilog HDL系统任务,以及与C语言模块接口得方法(即PLI),这些已超出得本书得范围。
有兴趣得同学可以阅读Verilog语法参考资料与有关文献,自己学习,我们将在下一本书中介绍Verilog较高级得用法。
练习一.简单得组合逻辑设计目得: 掌握基本组合逻辑电路得实现方法。
这就是一个可综合得数据比较器,很容易瞧出它得功能就是比较数据a与数据b,如果两个数据相同,则给出结果1,否则给出结果0。
在Verilog HDL中,描述组合逻辑时常使用assign 结构。
注意equal=(a==b)?1:0,这就是一种在组合逻辑实现分支判断时常使用得格式。
模块源代码:// pare、vmodule pare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0; //a等于b时,equal输出为1;a不等于b时,//equal输出为0。
endmodule测试模块用于检测模块设计得正确与否,它给出模块得输入信号,观察模块得内部信号与输出信号,如果发现结果与预期得有所偏差,则要对设计模块进行修改。
测试模块源代码:`timescale 1ns/1ns //定义时间单位。
`include "、/pare、v" //包含模块文件。
在有得仿真调试环境中并不需要此语句。
//而需要从调试环境得菜单中键入有关模块文件得路径与名称module paretest;reg a,b;wire equal;initial //initial常用于仿真时信号得给出。
verilog hdl 习题答案
verilog hdl 习题答案Verilog HDL 习题答案Verilog HDL（硬件描述语言）是一种用于描述数字电路的硬件描述语言，它被广泛应用于数字系统的设计和验证。
在学习Verilog HDL的过程中，练习题是非常重要的，通过解答习题可以加深对Verilog HDL语言的理解，并提高设计和编程的能力。
下面我们将为您提供一些Verilog HDL习题的答案，希望能够帮助您更好地掌握这门语言。
1. 请编写一个Verilog HDL模块，实现一个4位全加器。
module full_adder(input wire a, b, cin,output wire sum, cout);assign sum = a ^ b ^ cin;assign cout = (a & b) | (b & cin) | (a & cin);endmodule2. 请编写一个Verilog HDL模块，实现一个4位加法器。
module adder_4bit(input wire [3:0] a, b,output wire [3:0] sum);wire c0, c1, c2;full_adder fa0(a[0], b[0], 1'b0, sum[0], c0);full_adder fa1(a[1], b[1], c0, sum[1], c1);full_adder fa2(a[2], b[2], c1, sum[2], c2);full_adder fa3(a[3], b[3], c2, sum[3], );endmodule3. 请编写一个Verilog HDL模块，实现一个4位移位寄存器。
module shift_register(input wire clk, rst, shift,input wire [3:0] in,output wire [3:0] out);reg [3:0] reg_data;always @(posedge clk or posedge rst) beginif(rst)reg_data <= 4'b0;else if(shift)reg_data <= {reg_data[2:0], in[0]};elsereg_data <= in;endassign out = reg_data;endmodule以上是一些常见的Verilog HDL习题的答案，通过这些习题的练习，相信您对Verilog HDL语言的掌握会更加深入。
Verilog练习参考答案
一、问答题1、下面哪些是正确的用户定义的标识符？对错误的标识符，指出其错误的原因。
1）Help √2）2nd_item Χ，以数字2为首3）casex Χ，casex是verilog的关键字4）integer Χ，integer是verilog的关键字5）_na36me √6）$time Χ7）module Χ，modul是everilog的关键字8）‘xy_a Χ，不允许出现字符‘9）7tyr Χ，以数字7为首10）myex4 mp Χ，含有空格符2、定义如下的变量和常量1）32位的寄存器变量buf1 reg[31:0] buf1；2）整数age integer age ；3）容量为256单元、字长为16位的存储器memoryreg[15:0] memory[255:0] ;4）长度为32的向量buf2 reg[31:0] buf2 ;5）值为50的参数COUNT parameter COUNT=50 ;3、写出下列表达式的值1） (20==5) ? 8: (26>3) ? 3 : 9 3 2） 9/6 13）4’b0110&4’b1100 0100 4） 4’b0110&&4’b1100 15）4’b0011|4’b1100 1111 6）4’b0011||4’b1100 17） 9%6 3 8）4’b0111>>2 0001 9）4’b0111<<2 1100二、读程序，回答相关问题：1、module a1(a,b,sel,out) ;input [3:0] a,b ; input [1:0] sel ;output [3:0] out ;always @(a or b or sel)case (sel)2’b00 : out=a+b ;2’b01 : out=a ;2’b10 : out=b2’b11 : out=a-b ;endcase;endmodule若输入1）a=s’b0111 b=4’b0100 sel=2’b00 问输出out= 1011；2）a=s’b1011 b=4’b0100 sel=2’b01 问输出out= 1011；3）a=s’b1011 b=4’b0100 sel=2’b10 问输出out= 0100；4）a=s’b1011 b=4’b0100 sel=2’b11 问输出out= 0111 .2、’timescale 100ns/10nsmodule gete2( a,b,out) ;input a,b ;output out ; and # (10.46, 5.87) (z,a,b) ; nor # (9.49,5.37) (out,z,a) ; endmodule问：仿真时，当输入a 、b 从11变到01时，则输出out 如何变化？相对a 的变化，out 的变化延时多少时间？ 延时1540ns3、module a2( clk,clr,set,a, z) ;input a,clk,clr ;output reg z ;reg[3:0] q ;always @(posedge clk or posedge clr)begin if (clr) q<=4’b0 ;else if (set) q<=4`hf ; else begin q<<1 ; q[0]<=a; endendassign z=q[3] ;endmodule试判断该逻辑电路的逻辑功能；若输入信号set 、clr 、clk 、a 的波形如下，试画出输出z 的波形。
Verilog系统设计考试试卷与答案
一、填空题(共10分，每空1分)1、变量是在程序运行过程中其值可以改变的量。
变量分为两种，一种类型为线网类型，一般指示硬件电路的物理连接，另一种是 ,对应的是具有状态保持作用的电路元件。
2、Verilog HDL中，如果一个给定的整数没有定义大小(size),缺省为位。
3、Verilog采用四值逻辑系统，0表示低电平，1表示高电平，x表示。
4、实际组合电路中，信号经过不同的路径到达某个门电路的输入端时，有先有后，这种现象称为。
5、有限状态机是由和组合逻辑构成的硬件时序电路；其状态只能在的情况下才能从一个状态转向另一个状态；6、状态机按照输出逻辑可以分为两种，一种称为状态机，其时序逻辑的输出不仅取决于当前状态，还取决于输入；另一种称为状态机，其时序逻辑的输出只取决于当前状态。
7、`timescale用于说明程序中的时间单位和仿真精度，语句`timescale 1ns/100ps中，程序中的仿真精度为8、完成语句，使rand0产生一个(-59,59)的随机数。
reg [23:0] rand0;rand0= ;二、选择题 ( 本题共 2 0 分，每小题 1 分 )1 、任v e r i l o g H D L 的端口声明语句中，用关键字声明端口为双向方向。
A.inoutB.INOUTC.inputD. output2、在V e r i l o g H D L的逻拇运算中，设A=8'b11010001,B=8'b00011001,则表达式"A&B"的结果为。
3A.8'b00010001B.8'b11011001C.8'b11001000D.8'b001101113、已知A=3'b110,B=3'b000,则AIIB结果为A.1B.O 110 D.3'b0014 、已知 A = 4 ' b 1 0 1 0 , 则 & A = ,A.1,0B.1,1 D.0,015、不完整的IF语句，其综合结果可实现：A . 三态控制电路B .条件相或的逻辑电路C.双向控制电路D.时序逻辑电路16、下列关于同步有限状态机的描述错误的是A. 状态变化只能发生在同一个时钟跳变沿；B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。
Verilog设计练习十例及答案
Verilog设计练习⼗例及答案设计练习进阶前⾔:在前⾯九章学习得基础上, 通过本章得练习,⼀定能逐步掌握Verilog HDL设计得要点。
我们可以先理解样板模块中每⼀条语句得作⽤,然后对样板模块进⾏综合前与综合后仿真,再独⽴完成每⼀阶段规定得练习。
当⼗个阶段得练习做完后,便可以开始设计⼀些简单得逻辑电路与系统。
很快我们就能过渡到设计相当复杂得数字逻辑系统。
当然,复杂得数字逻辑系统得设计与验证,不但需要系统结构得知识与经验得积累,还需要了解更多得语法现象与掌握⾼级得Verilog HDL系统任务,以及与C语⾔模块接⼝得⽅法(即PLI),这些已超出得本书得范围。
有兴趣得同学可以阅读Verilog语法参考资料与有关⽂献,⾃⼰学习,我们将在下⼀本书中介绍Verilog较⾼级得⽤法。
练习⼀.简单得组合逻辑设计⽬得: 掌握基本组合逻辑电路得实现⽅法。
这就是⼀个可综合得数据⽐较器,很容易瞧出它得功能就是⽐较数据a与数据b,如果两个数据相同,则给出结果1,否则给出结果0。
在Verilog HDL中,描述组合逻辑时常使⽤assign 结构。
注意equal=(a==b)?1:0,这就是⼀种在组合逻辑实现分⽀判断时常使⽤得格式。
模块源代码:// pare、vmodule pare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0; //a等于b时,equal输出为1;a不等于b时,//equal输出为0。
endmodule测试模块⽤于检测模块设计得正确与否,它给出模块得输⼊信号,观察模块得内部信号与输出信号,如果发现结果与预期得有所偏差,则要对设计模块进⾏修改。
测试模块源代码:`timescale 1ns/1ns //定义时间单位。
`include "、/pare、v" //包含模块⽂件。
在有得仿真调试环境中并不需要此语句。
//⽽需要从调试环境得菜单中键⼊有关模块⽂件得路径与名称module paretest;reg a,b;wire equal;initial //initial常⽤于仿真时信号得给出。
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设计练习进阶前言：在前面九章学习的基础上，通过本章的练习，一定能逐步掌握Verilog HDL设计的要点。
我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。
当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。
很快我们就能过渡到设计相当复杂的数字逻辑系统。
当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。
有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。
练习一．简单的组合逻辑设计目的: 掌握基本组合逻辑电路的实现方法。
这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。
在Verilog HDL中，描述组合逻辑时常使用assign 结构。
注意equal=(a==b)1:0,这是一种在组合逻辑实现分支判断时常使用的格式。
模块源代码：" qual(equal),.a(a),.b(b)); 简单时序逻辑电路的设计目的：掌握基本时序逻辑电路的实现。
在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。
在可综合的Verilog HDL模型，我们通常使用always块和@(posedge clk)或@(negedge clk)的结构来表述时序逻辑。
下面是一个1/2分频器的可综合模型。
eset(reset),.clk_in(clk),.clk_out(clk_out));endmodule仿真波形：练习：依然作clk_in的二分频clk_out，要求输出与上例的输出正好反相。
编写测试模块，给出仿真波形。
练习三. 利用条件语句实现较复杂的时序逻辑电路目的：掌握条件语句在Verilog HDL中的使用。
与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提供了条件语句供分支判断时使用。
在可综合风格的Verilog HDL模型中常用的条件语句有if…else和case…endcase两种结构，用法和C程序语言中类似。
两者相较，if…else用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是case…endcase 风格的代码。
这一节我们给的是有关if…else的范例，有关case…endcase结构的代码已后会经常用到。
下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。
基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/20分频模块源代码：ESET(RESET),.F10M(F10M_clk),.F500K(F500K_clk));endmodule仿真波形：练习：利用10M 的时钟，设计一个单周期形状如下的周期波形。
练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别；2.了解阻塞赋值的使用情况。
阻塞赋值与非阻塞赋值，在教材中我们已经了解了它们之间在语法上的区别以及综合后所得到的电路结构上的区别。
在always 块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的。
实际的时序逻辑设计中，一般的情况下非阻塞赋值语句被更多地使用，有时为了在同一周期实现相互关联的操作，也使用了阻塞赋值语句。
（注意：在实现组合逻辑的assign 结构中，无一例外地都必须采用阻塞赋值语句。
下例通过分别采用阻塞赋值语句和非阻塞赋值语句的两个看上去非常相似的两个模块和 10μs 20μs 20μs 0T来阐明两者之间的区别。
模块源代码：,a,b,c);endendmodule,a,b,c);endendmodule测试模块源代码："`include "./"module compareTop;wire [3:0] b1,c1,b2,c2; reg [3:0] a;reg clk;initialbeginclk = 0;forever #50 clk = ~clk; endinitialbegina = 4'h3;$display("____________________________");# 100 a = 4'h7;$display("____________________________");# 100 a = 4'hf;$display("____________________________");# 100 a = 4'ha;$display("____________________________");# 100 a = 4'h2;$display("____________________________");# 100 $display("____________________________");$stop;endnon_blocking non_blocking(clk,a,b2,c2);blocking blocking(clk,a,b1,c1);endmodule仿真波形（部分）：思考：在blocking模块中按如下写法，仿真与综合的结果会有什么样的变化作出仿真波形，分析综合结果。
1．always @(posedge clk)beginc = b;b = a;end2.always @(posedge clk) b=a;always @(posedge clk) c=b;练习五. 用always块实现较复杂的组合逻辑电路目的: 1.掌握用always实现组合逻辑电路的方法;2.了解assign与always两种组合逻辑电路实现方法之间的区别。
仅使用assign结构来实现组合逻辑电路，在设计中会发现很多地方会显得冗长且效率低下。
而适当地采用always来设计组合逻辑，往往会更具实效。
已进行的范例和练习中，我们仅在实现时序逻辑电路时使用always块。
从现在开始，我们对它的看法要稍稍改变。
下面是一个简单的指令译码电路的设计示例。
该电路通过对指令的判断，对输入数据执行相应的操作，包括加、减、与、或和求反，并且无论是指令作用的数据还是指令本身发生变化，结果都要作出及时的反应。
显然，这是一个较为复杂的组合逻辑电路，如果采用assign 语句，表达起来非常复杂。
示例中使用了电平敏感的always块，所谓电平敏感的触发条件是指在@后的括号内电平列表中的任何一个电平发生变化，（与时序逻辑不同，它在@后的括号内没有沿敏感关键词，如posedge 或negedge）就能触发always块的动作，并且运用了case 结构来进行分支判断，不但设计思想得到直观的体现，而且代码看起来非常整齐、便于理解。
"module alutest;wire[7:0] out;reg[7:0] a,b;reg[2:0] opcode;parameter times=5;initialbegina={$random}%256; radom b={$random}%256; radom opcode=3'h0;repeat(times)begin#100 a={$random}%256; radom b={$random}%256; radom opcode=opcode+1;end#100 $stop;endalu alu1(out,opcode,a,b);endmodule仿真波形（部分）：练习：运用always块设计一个八路数据选择器。
要求：每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。
练习六. 在Verilog HDL中使用函数目的：掌握函数在模块设计中的使用。
与一般的程序设计语言一样，Veirlog HDL也可使用函数以适应对不同变量采取同一运算的操作。
Veirlog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。
下例是函数调用的一个简单示范，采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算。
并且在测试模块中，通过调用系统任务$display在时钟的下降沿显示每次计算的结果。
模块源代码：module tryfunct(clk,n,result,reset);output[31:0] result;input[3:0] n;input reset,clk;reg[31:0] result;always @(posedge clk) "`timescale 1ns/100ps`define clk_cycle 50module tryfuctTop;reg[3:0] n,i;reg reset,clk;wire[31:0] result;initialbeginn=0;reset=1;clk=0;#100 reset=0;#100 reset=1;for(i=0;i<=15;i=i+1)begin#200 n=i;end#100 $stop;endalways #`clk_cycle clk=~clk;tryfunct tryfunct(.clk(clk),.n(n),.result(result),.reset(reset));endmodule上例中函数factorial(n)实际上就是阶乘运算。
必须提醒大家注意的是，在实际的设计中，我们不希望设计中的运算过于复杂，以免在综合后带来不可预测的后果。
经常的情况是，我们把复杂的运算分成几个步骤，分别在不同的时钟周期完成。
仿真波形(部分)：练习：设计一个带控制端的逻辑运算电路，分别完成正整数的平方、立方和阶乘的运算。
编写测试模块，并给出仿真波形。
练习七. 在Verilog HDL中使用任务（task）目的：掌握任务在结构化Verilog HDL设计中的应用。
仅有函数并不能完全满足Veirlog HDL中的运算需求。
当我们希望能够将一些信号进行运算并输出多个结果时，采用函数结构就显得非常不方便，而任务结构在这方面的优势则十分突出。
任务本身并不返回计算值，但是它通过类似C语言中形参与实参的数据交换，非常快捷地实现运算结果的调用。