模12计数器原理图及波形图
单片机原理及应用系统设计-基于STC可仿真的IAP15W4K58S4系列课件第12章
0：PWM7 输出端口的初始电平为低电平。 1：PWM7 输出端口的初始电平为高电平。
12.2 IAP15W4K58S4单片机PWM模块的控制
3. PWM控制寄存器PWMCR
（注：前提条件是PWM和ADC必须被使能，即ENPWM==1，且 ADCON==1） CnINI：设置PWM 输出端口的初始电平，n=2～7。
0：PWM7 输出端口的初始电平为低电平。 1：PWM7 输出端口的初始电平为高电平。
12.2 IAP15W4K58S4单片机PWM模块的控制
CBTADC ：PWM计数器归零时（CBIF=1 时）触发 ADC转换 0：PWM计数器归零时不触发ADC转换。 1：PWM计数器归零时自动触发ADC转换。（注：前
第12章 IAP15W4K58S4单片机的 PWM模块
1 单片机PWM模块的结构 2 单片机PWM模块的控制
3 单片机PWM模块的应用
第12章 IAP15W4K58S4单片机PWM模块
➢ IAP15W4K58S4单片机内部集成了一组（各自独立6路） 增强型的PWM波形发生器。
➢ 增强型PWM发生器大大增加了PWM控制的灵活性。
表12-5 PWM中断标志寄存器PWMIF各位定义。
位号 B7 B6 B5
B4
B3
B2
B1
B0
位名称 -
- ENFD FLTFLIO EFDI FDCMP FDIO FDIF
12.2 IAP15W4K58S4单片机PWM模块的控制
5. PWM外部异常控制寄存器PWMFDCR
该寄存器地址为F7H，复位值为00H。各位定义如表12-5所示。
QuartusII操作指南
6.3 Quartus II操作指南6.3.1简介Altera技术领先的Quartus II设计软件配合一系列可供客户选择的IP核，可使设计人员在开发和推出FPGA、CPLD和结构化ASIC设计的同时，获得无与伦比的设计性能、一流的易用性以及最短的市场推出时间。
这是设计人员首次将FPGA移植到结构化ASIC 中，能够对移植以后的性能和功耗进行准确的估算。
Quartus II软件支持VHDL和Verilog硬件描述语言（HDL）的设计输入、基于图形的设计输入方式以及集成系统级设计工具。
Quartus II软件可以将设计、综合、布局和布线以及系统的验证全部都整合到一个无缝的环境之中，其中还包括和第三方EDA工具的接口。
Quartus II的主要特性有：<1>基于模块的设计方法提供工作效率<2>更快集成IP<3>在设计周期的早期对I/0引脚进行分配和确认<4>存储器编译器<5>支持CPLD、FPGA和基于HardCopy 的ASIC<6>使用全新的命令行和脚本功能自动化设计流程<7>高级教程帮助深入了解Quartus II的功能特性。
Altera公司的Quartus II软件提供了可编程片上系统（SOPC）设计的一个综合开发环境，是进行SOPC设计的基础。
Quartus II集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证和仿真。
Quartus II设计软件根据设计者需要提供了一个完整的多平台开发环境，它包括整个FPGA和CPLD设计阶段的解决方案。
有关Quartus II的典型设计流程如图6-43所示。
1图6-43 Quartus II的典型设计流程此外，Quartus II软件为设计流程的每个阶段提供了Quartus II图形用户界面、EDA 工具界面和命令行界面。
数字电路与逻辑设计 第6章计数器11
计数器的模 计数器所能计算的脉冲数目的最大值
（即电路所能表示状态数目的最大值）
二、计数器的分类
按触发器的翻转次序，分为同步和异步计数器 按进位制，分为模二、模十和任意模计数器 按逻辑功能，分为加法、减法和可逆计数器 按集成度，分为小规模与中规模集成计数器
三、集成同步计数器 介绍:
异步清除：当CR=0时,Q均为0
74161 4位二进制加法计数（异步清除）
74160 十进制同步计数器（异步清除）
同步清除： 是当CR=0时，在时钟信号作用下， 实现清除。 74163 4位二进制加法计数（同步清除） 74162 十进制同步计数器（同步清除）
集成同步计数器
74192:双时钟触发的4位十进制同步加/减计数器. 74193: 双时钟触发的4位二进制同步加/减计数器.
74161 CR
CP
1 0
1 01 0 0 0
&
1 0
G2
G1 G3 &
1 2
3
&
1 0
当第十个CP↑到来： 基本触发器Q=0，/CR=0, 使Q3Q2Q1Q0=0000。 当第十个CP↓到来： 1Q 0 基本触发器Q=1， /CR=1。 10 在第十个CP的↑或↓沿的 作用下，Q端输出的清0信号 宽度和计数脉冲CP=1的持续 时间相同。足以保证各级触 发器能正常工作。
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
单片机原理及应用教程(C语言版)-第6章 MCS-51单片机的定时器计数器
6.1.1 单片机定时器/计数器的结构
MCS-51单片机定时器/计数器的原理结构图
T0(P3.4) 定时器0 定时器1 T1(P3.5) 定时器2 T2EX(P1.1)
T2(P1.0)
TH0
溢 出 控 制
TL0
模 式 溢 出
TH1
控 制
TL1
模 式 溢 出
TH2
TL2
重装 捕获
RCAP 2H
RCAP 2L
6.2.2 T0、T1的工作模式
信号源 C/T设为1，为计数器，用P3.4引脚脉冲 C/T设为0，为定时器，用内部脉冲 运行控制 GATE=1，由外部信号控制运行 此时应该设置TR0=1 P3.2引脚为高电平，T0运行 GATE=0， 由内部控制运行 TR0设置为1，T0运行
6.2.2 T0、T1的工作模式
6.2.3 T0、T1的使用方法
例6-1 对89C52单片机编程，使用定时器/计 数器T0以模式1定时，以中断方式实现从P1.0引 脚产生周期为1000µ s的方波。设单片机的振荡频 率为12MHz。 分析与计算 （1）方波产生原理 将T0设为定时器，计算出合适的初值，定 时到了之后对P1.0引脚取反即可。 （2）选择工作模式 计算计数值N
6.2.1 T0、T1的特殊功能寄存器
TR1、TR0：T1、T0启停控制位。 置1，启动定时器； 清0，关闭定时器。
注意： GATE=1 ，TRx与P3.2（P3.3）的配合控制。
IE1、IE0：外部中断1、0请求标志位 IT1、IT0：外部中断1、0触发方式选择位
6.2.2 T0、T1的工作模式
6.2.1 T0、T1的特殊功能寄存器
GATE＝0，禁止外部信号控制定时器/计数器。 C/T——定时或计数方式选择位 C/T＝0，为定时器；C/T＝1，为计数器 计数采样：CPU在每机器周期的S5P2期间，对 计数脉冲输入引脚进行采样。
PWM模块介绍
PWM模块介绍⼿把⼿教你写S12XS128程序--PWM模块介绍该教程以MC9S12XS128单⽚机为核⼼进⾏讲解，全⾯阐释该16位单⽚机资源。
本⽂为第⼀讲，开始介绍该MCU的PWM模块。
PWM 调制波有8个输出通道，每⼀个输出通道都可以独⽴的进⾏输出。
每⼀个输出通道都有⼀个精确的计数器（计算脉冲的个数），⼀个周期控制寄存器和两个可供选择的时钟源。
每⼀个P WM 输出通道都能调制出占空⽐从0—100% 变化的波形。
PWM 的主要特点有：1、它有8个独⽴的输出通道，并且通过编程可控制其输出波形的周期。
2、每⼀个输出通道都有⼀个精确的计数器。
3、每⼀个通道的P WM 输出使能都可以由编程来控制。
4、PWM 输出波形的翻转控制可以通过编程来实现。
5、周期和脉宽可以被双缓冲。
当通道关闭或PWM 计数器为0时，改变周期和脉宽才起作⽤。
6、8 字节或16 字节的通道协议。
7、有4个时钟源可供选择（A、SA、B、SB），他们提供了⼀个宽范围的时钟频率。
8、通过编程可以实现希望的时钟周期。
9、具有遇到紧急情况关闭程序的功能。
10、每⼀个通道都可以通过编程实现左对齐输出还是居中对齐输出。
1、PWM启动寄存器PWMEPWME 寄存器每⼀位如图1所⽰：复位默认值：0000 0000B图1 PWME 寄存器每⼀个PWM 的输出通道都有⼀个使能位P WMEx 。
它相当于⼀个开关，⽤来启动和关闭相应通道的PWM 波形输出。
当任意的P WMEx 位置1，则相关的P WM 输出通道就⽴刻可⽤。
⽤法：PWME7=1 --- 通道7 可对外输出波形PWME7=0 --- 通道7 不能对外输出波形注意：在通道使能后所输出的第⼀个波形可能是不规则的。
当输出通道⼯作在串联模式时（PWMCTL 寄存器中的CONxx置1），那么）使能相应的16位PWM 输出通道是由PWMEx 的⾼位控制的，例如：设置PWMCTL_CON01 = 1,通道0、1级联，形成⼀个16位PWM 通道，由通道 1 的使能位控制PWM 的输出。
模100BCD码计数器设计
附录一：基于原理图的模100BCD码计数器的设计1目的：1）练习用原理图输入设计；2）如何用数码管和二极管显示设计；3）如何仿真；4）如何绑定管脚。
2过程2.1新建原理图文件。
点击file->new->block diagram file->OK，如图2-1,图2-2，出现图2-3。
图2-1 新建文件。
点击file->new。
图2-2 新建原理图文件。
点击block diagram file->OK。
图2-3. 原理图设计输入区域。
双击工作区域。
图2-4 宏单元输入界面。
点击Library下的+。
图2-5 选用宏单元。
键入74160。
2.2 输入设计。
双击图2-3的工作区，出现图2-4。
在+megafunctions,+others,+primitives中寻找需要的宏单元。
也可在Name下输入知道名字的宏单元，如“74160”，“GND”，“VCC”等，如图2-5。
输入设计，如图2-6。
存盘为m100_jishuqi，如图2-7。
图2-6 模100BCD码计数器。
图2-7 保存文件。
2.2为本设计建立工程，并放在文件夹..\m100_jishuqi\中。
在图2-7中点击是(或点击file->newproject)出现图2-8；点击next，出现图2-9；输入工程名字和顶层设计名字；点击next，出现图2-10，加入设计文件；点击next，出现图2-11，选择器件（cycloneII系列EP2C70F896C6）；点击next->next->finish。
图2-8 新建工程。
点击Next。
图2-9 输入工程名字和顶层设计名字：mo100_jishuqi。
图2-10 把设计文件加入工程。
图2-11 选择器件：cycloneII系列EP2C70F896C6。
2.3把FPGA没有用到的引脚设定为 as input tri-stated。
点击assignment->device,如图2－12；点击Device and Pin Options，如图2－13所示，把Unused Pins设定为as input tri-stated。
数模模数转换
重点: R-2R倒T形电阻网络DAC
难点:R-2R倒T形电阻网络DAC
关键:转换原理和器件应用，其他电路作为一般 性了解，简单介绍。
第10章 数/模和模/数转换
10.2 A/D转换
10.2.1 A/D转换基本原理 10.2.2 A/D转换器工作原理 10.2.3 ADC的主要技术参数 10.2.4 集成A/D转换器及其应用举例
工作过程：
① 准备阶段：转换控制信号CR＝0，将计数器清0，并通过 G2接通开关S2，使电容C放电；同时，Qn＝0使S1接通A点。 ② 采样阶段：当t＝0时，CR变为高电平，开关S2断开，积分 器从0开始对uI积分，积分器的输出电压从0V开始下降，即
uO R1C0tuIdt
与此同时，由于uO＜0， 故uC＝1，G1被打开，CP 脉冲通过G1加到FF0上， 计数器从0开始计数。
AD7520的主要性能参数如下：
分辨率：10位 线性误差：±(1/2)LSB（LSB表示输入数字量最低位），若用 输出电压满刻度范围FSR的百分数表示则为0.05%FSR。 转换速度：500ns 温度系数：0.001%/℃
D0～D9：数据输入端 IOUT1：电流输出端1 IOUT2：电流输出端2 Rf：10KΩ反馈电阻引出端Vcc：电源输入端 UREF：基准电压输入端 GND：地。
双1向. 电模路拟开组关成 DD电＝ ＝源10时时组电接接成路运地。由放 解码网络、模拟开关、求和放求放大大和器器集和成基运准算
基准参考 电压
R－2R倒T 形电阻解码
网络
图10-2 倒T型电阻网络DAC原理图
10.1.2 倒T形电阻网络DAC
2. 工作原理
由于集成运算放大器的电流求和点Σ为虚地，所以每个2R电 阻的上端都相当于接地，从网络的A、B、C点分别向右看的 对地电阻都是2R。