同步缓冲器(FIFO)的设计与实现..

同步缓冲器(FIFO)的设计与实现姓名：崔琦学号：100260305班级：2010级电科3班院系：电气与信息工程学院专业：电子科学与技术同组人姓名：梁承润李建凯（说明：我们三个人前面的报告部分是一样的，因为课设基本是三个人商议完成，所以就感觉报告部分没什么不同的就只写了一份报告）目录1原理与系统设计 (3)2设计思想 (4)3源码与注释 (5)4仿真 (12)5综合 (15)6心得体会与建议 (19)1 原理与系统设计FIFO（First In First Out）——是一种可以实现数据先入先出的存储器件。

FIFO就像一个单向管道，数据只能按固定的方向从管道一头进来，再按相同的顺序从管道另一头出去，最先进来的数据必定是最先出去。

FIFO被普遍用作数据缓冲器。

FIFO的基本单元是寄存器，作为存储器件，FIFO的存储能力是由其内部定义的存储寄存器的数量决定的。

本题中所设计的是同步FIFO（即输出输入端时钟频率一致），异步复位，其存储能力为（16x8），输出两个状态信号：full与empty，以供后继电路使用。

根据系统要求，画出的系统框图，如图1所示clockreset 读控制信号写控制信号inputfullemptyoutput 图1同步FIFO框图端口说明：输入：in_data: 输入数据端口，位宽为8位；read_n: 读使能端，当read_n=0时，可以读出数据；write_n: 写使能端，当write_n=0时，可以写入数据；clock: 时钟信号，在时钟的正边沿进行采样；reset_n: 复位信号，当reset_n=0时，计数器及读写都被清零（即：读写地址指针都指向0）输出：out_data: 输出数据端口，位宽为8位;；full：FIFO状态信号，当full=1时，表明该FIFO存储器已经写满；empty：FIFO状态信号，当empty=1时，表明该FIFO存储器已经读空；FIFO满的情况下，不能再写，写指针不能加1；FIFO空的情况下，不能再读，读指针不能加1；2 设计思想由以上的系统框图和端口分析，我们将设计的重点定在了解决以下三个核心问题上：1.FIFO的存储体如何表示？2.如何实现“先进先出”的逻辑功能？3.如何知道FIFO内部使用了多少，是满是空？针对以上三个问题，我们所采取的方法是：1.定义一个16×8的二维数组来表示FIFO的存储体。

2.为了实现“先进先出”的逻辑功能，我们定义了“读指针”及“写指针”，分别用来指示读操作与写操作的位置。

3.为了表示FIFO是满还是空，我们定义了一个计数器，用以标志FIFO已使用了多少空间。

在解决了以上三个重点问题以后，针对同步FIFO的逻辑功能，我们拟定了以下一个结构图，如图2所示：图2 FIFO设计结构图3．源码与注释3.1源代码我们在完成了之前两步的准备工作之后，进行了源码的设计，具体的代码如下：`define DEL 1 //为了使仿真接近真实情形，我们定义了从时钟到输出的延时module sfifo(clock,reset_n,in_data,read_n,write_n,out_data,full,empty);//输入信号input clock; //输入时钟input reset_n; //复位信号，低有效input[7:0] in_data; //输入的数据input read_n; //读控制信号，低有效input write_n; //写控制信号，低有效//输出信号output[7:0] out_data; //FIFO的输出数据output full; //FIFO满标志信号output empty; //FIFO空标志信号//信号声明reg [7:0] out_data;reg [7:0] fifo_mem[15:0]; //FIFO存储体即8*16存储器，用数组表示reg [4:0] counter; //计数器表示FIFO中已用了多少reg [3:0] rd_pointer; //FIFO读指针，指向下次读操作的地址reg [3:0] wr_pointer; //FIFO读指针，指向下次读操作的地址//赋值声明，给出满标志与空标志的实现assign #`DEL full=(counter==16)?1'b1:1'b0;assign #`DEL empty=(counter==0)?1'b1:1'b0;//本模块实现读指针、写指针和计数器的功能always@(posedge clock or negedge reset_n)beginif(~reset_n)begin //计数器及读、写指针清零rd_pointer<=#`DEL 4'b0;wr_pointer<=#`DEL 4'b0;counter<=#`DEL 5'b0;endelsebeginif(~read_n)begin//如果FIFO为空，不能再读，并报错if(counter==0)//检查fifo是否溢出(empty)begin$display("\nERROR at time %0t:",$time);$display("FIFO Underflow\n");$stop; //终止系统任务，用于调试end//读有效，写无效时，计数器减1if(write_n)begincounter<=#`DEL counter-1;end//如果读指针已指到最后一个位置，则返回起始位置if(rd_pointer == 15)rd_pointer <= #`DEL 4'b0;elserd_pointer <= #`DEL rd_pointer + 1;endif(~write_n)//检查fifo是否溢出(full)beginif(counter>=16)begin$display("\n ERROR at time %0t:", $time);$display("FIFO overflow\n");$stop;endif(read_n)//写有效，读无效时，计数器加1begincounter <= #`DEL counter + 1;endif(wr_pointer == 15)//如果写指针已指到最后一位，则返回起始位置wr_pointer <= #`DEL 4'b0;elsewr_pointer <= #`DEL wr_pointer + 1;endendendalways@(posedge clock)//本模块实现数据的读写功能beginif(~write_n)beginfifo_mem[wr_pointer] <= #`DEL in_data;endif(~read_n)beginout_data <= #`DEL fifo_mem[rd_pointer];//读取数据endendendmodule3.2测试文件本设计中为了让输入激励能够完整地测试出设计的功能，以证明FIFO确实能起到数据缓冲的作用，因而要测试当读写速度不一致的情况，即要仿真写速度大于读速度的情形以及读速度大于写速度的情形。

测试文件中：异步复位如下进行：reset_n=1; #20 reset_n=0; #20 reset_n=1;时钟信号如下产生：always #100 clock<=~clock;写入数据递增加1产生：in_data <= in_data + 1;而编写测试文件的核心问题在于：在同一文件中如何既能仿真写快与读的情形又能仿真读快于写的情形？对此，我们的想法：先让写快于读以达到满的状态（full=1），而后让读快于写以达到排空的状态（empty=1）由此我们定义了两个状态信号：fast_read: fast_read=1时以高速度进行读操作fast_write:fast_write=1时以高速度进行写操作又为了让读和写的速度产生差异，我们定义了一个周期计数信号cycle_count(其周期计数的值为......01010101......),它用来控制生成读写使能信号，控制方式为：当fast_write=1时，只要FIFO 非满就使写入，得到写使能信号；在非空的情况下，当cycle_count＝＝1时才产生读使能信号；当fast_read=1时，只要FIFO非空就使读取，得到读使能信号；在非满的情况下，当cycle_count＝＝1时才产生写使能信号；从而达到了让快的一方速度是慢的一方速度2倍的效果。

在解决了以上核心问题之后，具体的测试代码如下：//DEFINES`define DEL 1 //时钟到输出的延时module test_sfifo(clock,reset_n,in_data,read_n,write_n,out_data,full,empty);//INPUTSinput [7:0]out_data;input empty,full;//OUTPUTSoutput clock,reset_n,read_n,write_n;output [7:0]in_data;//信号声明，这些信号应与测试模块中的端口信号一一对应reg clock;reg reset_n;reg[7:0] in_data; //输入到端口in_data的激励信号reg read_n;reg write_n;wire[7:0] out_data; //从端口out_data输出的信号wire full;wire empty ;//定义需要的一些信号integer fifo_count; //记录FIFO中的字节数，定义为实型整数reg[7:0] exp_data; //期望从FIFO输出的数据reg fast_read; //标志以高速度进行读操作reg fast_write; //标志以高速度进行写操作reg filled_flag; //标志FIFO已填满reg cycle_count; //周期计数，用来生成读写控制信号//对FIFO进行实例化sfifo Sfifo(.clock(clock),.reset_n(reset_n),.in_data(in_data),.read_n(read_n),.write_n(write_n),.out_data(out_data),.full(full),.empty(empty));initial beginin_data=0;exp_data=0;fifo_count=0;read_n=1;write_n=1;filled_flag=0;cycle_count=0;clock=1;//写速度大于读速度fast_write=1;fast_read=0;//复位reset_n=1;#20 reset_n=0;#20 reset_n=1;//初始情况下，FIFO应该为空，即empty==1且full==0if(empty!==1)begin$display("\nERROR at time %0t:",$time);$display("After reset,empty status not asserted\n");//报错$stop;endif(full!==0)begin$display("\nERROR at time %0t:",$time);$display("After reset,empty status not asserted\n");$stop;endend//生成时钟信号always #100 clock<=~clock;//对FIFO中的字节数进行计数。