ISA总线
PCI总线和ISA总线有什么区别？
PCI总线和ISA总线有什么区别？PCI，现在几乎看不到ISA了。
PCI总线是高速同步总线，具有32bit总线宽度，工作频率是33MHz，最大传输率为132Mbyte/s，远远大于ISA总线5Mbyte/s 的速率。
主板有两种扩展槽，黑色的为ISA，白色的短槽为PCI，PCI是现在比较先进的一种。
分别插入ISA卡和pci卡。
1、ISA总线ISA总线接口由于I/O速度较慢，随着上世纪90年代初PCI总线技术的出现，很快被淘汰了。
目前在市面上基本上看不到有ISA总线类型的网卡。
不过近期出现一种复古现象，就是在一些品牌的最新的i865系列芯片组主板中居然又提供了几条ISA插槽，真是令人费解！最普通的总线是ISA总线，即工业标准结构总线。
16位ISA总线频率为8MHz左右。
它的应用范围很广，几乎所有的主板都保留了ISA总线的扩展槽。
2、PCI总线PCI是Intel公司开发的一套局部总线系统，它支持32位或64位的总线宽度，频率通常是33MHz。
目前最快的PCI2.0总线速度是66MHz。
PCI总线允许十个接插件，同时它还支持即插即用。
是目前最主流的一种接口类型。
因为它的I/O速度远比ISA总线型的卡快（ISA最高仅为33MB/s，而目前的PCI 2.2标准32位的PCI接口数据传输速度最高可达133MB/s），所以在这种总线技术出现后很快就替代了原来老式的ISA总线。
PCI是Intel公司开发的一套局部总线系统，它支持32位或64位的总线宽度，频率通常是33MHz。
目前最快的PCI2.0总线速度是86MHz。
目前主流的PCI规范有PCI2.0、PCI2.1和PCI2.2三种，PC机上用的32位PCI网卡，三种接口规范的卡外观基本上差不多（主板上的PCI插槽也一样）。
服务器上用的64位PCI网卡外观就与32位的有较大差别，主要体现在金手指的长度较长。
ISA总线时序 非常不错的资料
ISA总线时序到本章为止，大家已经学会怎么读时序图。
ISA总线源于PC总线，其信号定义和8086CPU的信号十分接近。
我们着重分析ISA总线信号的一些特点。
ISA的16位数据传送是通过采样M16#或IO16#来确认的，在BCLK2的开始（上升沿），ISA总线控制器检测16位存储器传送信号M16#，如果该信号为0，意味着本次总线访问是16位存储器访问，将在3个BCLK之内完成。
如果M16#为1，表示本次总线访问是8位存储器访问，需要6个BCLK周期。
在16位ISA中，LA17~23是非锁存信号。
仅仅在第1个时钟周期有效，同样，要使扩展地址信号在整个ISA访问周期中保持，ISA扩展卡必须利用BALE信号锁存LA17~23上的地址。
注意，LA17~23上的地址信号有效时间是先于A0~15的。
LA17~23有效之后，与数据线分离的地址线A[15：0]上才发出地址信号，同时，数据线高位字节使能信号变为有效状态。
即SBHE#变成低电平，这样就可以通过SD8~15传送高8位数据，实现16位操作。
如果NOWS#为高，表示本周期仍为标准16位存储器访问周期，系统主板自动插入一个等待周期，即3个周期完成存储器访问。
如果采样到NOWS#为低，意味着所访问的存储器为高速存储器，主板可以撤除将要插入的等待周期，这样便形成了在2个总线时钟周期内完成的对存储器的快速访问。
ISA除了要在BCLK2的下降沿采样零等待周期信号以外，还将在BCLK3的上升沿（BCLK3的开始）采样I/O通道准备好信号IOCHRDY。
IOCHRDY信号是为慢速的存储器或I/O芯片准备的。
如果被访问的存储器不能在3个时钟周期内完成和主设备的数据交互，那么可以在扩展卡上设计产生请求插入等待周期的信号，即在总线采样IOCHRDY（BCLK3前沿）之前，令IOCHRDY为0，并根据需要插入等待周期的数目，决定IOCHRDY为低电平的持续时间。
需要注意的是，ISA总线规范规定，如产生NOWS#信号就不允许出现IOCHRDY 无效的情况，否则就会出现不可预知的情况。
ISA总线接口定义
ISA总线接口定义
ISA 为16 位系统总线，ISA 槽有98 个脚，数据线有16 条，地址线有27 条，其余为控制信号线，接地线，电源线和时钟。
其工作频率为8MHz，数据
传输速率为16MB/s。
ISA 管脚定义：1.Reset：复位，开机瞬间低高低。
2.IRQ：中断请求信号
3.DRQ：DMA 请求信号
4.OWS：零等待状态信号
5.SMEMW：存储器写指令。
6.SMEMR：存储器读指令。
7.IOW：I/O 写命令
8.IOR：I/O 读命令9.DACK：DMA 响应信号10.Refresh：刷新脉冲11.SLCK：系统时钟12.T/C：结束记数信号13.BALE：系统地址锁存允许信号14.OSC：基本时钟15.IO CH CK：I/O 通道检验16.IO CHRDY I/O 通道就绪17.AEN：地址允许脉冲18.I/O CS16：I/O 16 位片选信号19.Mester：主控信号20：SBHE：高字节允许信号21：MEM R：内存读信号22：MEM W：内存写信号23：SD7SD0 ：8 条低位数据总路线SD3 到I/O 芯片上去了；SD2 与Bios 联系24：LA23LA17：7 条高位地址总线25：SA19SA0 ：20 条低位地址总线（SA16-SA0 到BIOS 上去了）26：SD08SD15 ：8 条高位数据总线ISA 总线管脚示意图tips:感谢大家的阅读，本文由我司收集整编。
仅供参阅！。
ISA总线介绍
ISA总线ISA总线是IBM PC／AT机(CPU是80286)所用的系统总线：PC／AT总线经过标准化之后的名称，IEEE将ISA总线作为IEEE P996推荐标准，这是一个16位兼8位的总线标准。
如果忽略标准化细节，则可认为16位ISA总线就是PC ／AT总线。
由于IBM PC／AT与IBM PC、IBM PC／XT机(CPU都是8088)所用的Pc总线兼容，所以可认为8位ISA总线(16位ISA总的低8位部分)就是PC 总线。
引脚信号图9．1所示为16位ISA总线板卡(又称I／O扩展板或接口板)及插槽外形示意图，元件面和焊接面共有31+18个引脚(A1～A31、B1～B31、C1～C18和D1～D18)，其中A1～A31、Bl～B31是低8位部分即8位ISA总线所用的信号。
8位ISA总线板卡及插槽与该图的区别在于没有36个引脚(C1一C18和D1～D18)那部分。
显然，8位ISA总线板卡可以插在16位的插槽中。
表9.1给出了16位ISA总线前62个引脚(亦是8位ISA总线的全部引脚)信号定义，表9．2给出了16位ISA总线的后36个引脚信号定义。
下面对引脚信号做一些简要说明，首先是62线部分(8位ISA总线)。
①D7～DO：8位数据线，双向，三态。
对于16位ISA总线，它们是数据线的低8位。
②A19～A0：20位地址线，输出。
③SMEMR(上划线)、SMEMW(上划线)：存储器读、写命令，输出，低电平有效。
④IOR(上划线)、IOW(上划线)：I／O读、写命令，输出，低电平有效⑤AEN：地址允许信号，输出，高电平有效。
该信号由DMAC发出，为高表示DMAC正在控制系统总线进行DMA传送，所以它可用于指示DMA总线周期。
⑥BALE：总线地址锁存允许，输出。
该信号在CPU总线周期的Tl期间有效，可作为CPU总线周期的指示。
⑦I／O CH RAY：I／O通道准备好，输入，高电平有效。
该引脚信号与808 6的READY功能相同，用于插入等待时钟周期。
系统总线的分类
系统总线的分类系统总线是计算机内部各个硬件组件之间进行数据传输和通信的重要手段。
根据不同的标准和功能，系统总线可以分为以下几类：一、ISA总线ISA总线（Industry Standard Architecture）是一种较早的系统总线标准，它最早出现在IBM PC/AT机型上。
ISA总线采用了16位的数据路径，传输速率相对较低，仅为4.77 MHz。
ISA总线主要用于连接低速外设，如串口卡、并口卡等，随着计算机技术的发展，ISA总线已经逐渐被更为先进的总线所替代。
二、PCI总线PCI总线（Peripheral Component Interconnect）是一种较为常见的系统总线标准，它是由英特尔公司于1993年推出的。
PCI总线采用32位或64位的数据路径，传输速率较高，最高可达133 MHz。
PCI总线主要用于连接高速外设，如显卡、声卡、网卡等。
由于PCI总线具有良好的兼容性和扩展性，因此在现代计算机中被广泛应用。
三、AGP总线AGP总线（Accelerated Graphics Port）是一种专门用于图形显示的系统总线标准，它是由英特尔公司于1996年推出的。
AGP总线采用32位的数据路径，传输速率较高，最高可达266 MHz。
AGP总线的主要特点是为图形处理器提供了独立的高速通道，使得图形显示的性能得到了显著提升。
四、PCI-X总线PCI-X总线（Peripheral Component Interconnect eXtended）是一种对PCI总线进行扩展的系统总线标准，它是由PCI-SIG组织于1998年推出的。
PCI-X总线采用64位或32位的数据路径，传输速率较高，最高可达1333 MHz。
PCI-X总线主要用于连接高速外设和扩展卡，如RAID卡、高性能网卡等。
由于PCI-X总线具有较大的带宽和较高的传输速率，因此在服务器等高性能计算机中得到广泛应用。
五、PCI Express总线PCI Express总线（Peripheral Component Interconnect Express）是一种较新的系统总线标准，它是由PCI-SIG组织于2004年推出的。
ISA(PC104)总线信号时序简介
ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。
ISA(PC104)总线信号时序简介
ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。
系统总线的类型
系统总线的类型
系统总线的类型
1、ISA总线
ISA（industrialstandardarchitecture）总线标准是IBM公司1984年为推出PC/AT机而建立的系统总线标准，所以也叫AT总线。
它是对XT总线的扩展，以适应8/16位数据总线要求。
它在80286至80486时代应用非常广泛，以至于现在奔腾机中还保留有ISA总线插槽。
ISA总线有98只引脚。
2、EISA总线
EISA总线是1988年由Compaq等9家公司联合推出的总线标准。
它是在ISA总线的基础上使用双层插座，在原来ISA总线的98条信号线上又增加了98条信号线，也就是在两条ISA信号线之间添加一条EISA信号线。
在实用中，EISA总线完全兼容ISA总线信号。
3、VESA总线。
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用ISA总线作DSP与计算机之间的接口
• 在递阶控制系统的设计中，由于DSP系统 经常需要和计算机进行数据交换，在这 种情况下，大多数都是通过总线方式实 现的。因此DSP系统的总线接口设计也是 DSP应用系统设计的重要组成部分。 由于上述的原因，本节将详细介绍 ISA总线
ISA总线插槽和接口卡外观图
主机接口
利用主机接口，可以实现以下功能： 1. 可以控制处理器和处理器的外部总线，访问任何处理 器资源； 2. 可以读写处理器的 IOP 寄存器，以及 EPBx FIFO 缓冲区， 完成对处理器操作模式的配置，以及建立DMA传输等； 3.利用外部口DMA通道，可以实现主机与处理器之间的程 序与数据传输； 4.可以将主机的8位、16位或32位主机数据打包成32位或 48位内部数据； 5. 使用处理器内部消息和向量中断能确保主机命令的有 效执行； 6.能控制与监控处理器的操作； 7.在多处理器系统中，主机对主从处理器都可以访问。Βιβλιοθήκη 返回1ISA总线的引脚定义表
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ISA总线的引脚定义表续
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ISA总线插槽信号说明1
• SA19~SA0(I/O)
系统地址总线（Address Bus），用 来寻址系统内部存储器和I/O设备的地址， 这20条地址线可寻址1M存储器空间，这 些信号被“BALE”信号锁存，当“BALE” 为高电位时，SA19～SA0被启动，放在系 统总线上，且在“BALE”从高电位下降到 0的下降沿，这些信号被锁定。当这些信 号与LA23～LA20相配合时，则可寻址16M 存储器空间。
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串行口A律、u律压扩
• 所谓数据压扩就是利用对数编码、解码 算法对数据位进行最小化处理。 • A律压扩：是将13位线性码压缩成8位。 • u律压扩：是将14位线性码压缩成8位。
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在标准模式下数据格式：
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ISA总线插槽和地址译码
• 计算机总线是计算机系统内各个模块之 间进行信息传输的重要通道，通常将计 算机总线分为系统总线、外部总线和内 部总线。 • I/O总线－外部总线。 • 局部总线是外部总线和内部总线的合称。 • ISA总线－是外部总线即I/O总线。
同步串行通讯
• 所谓同步串行通讯，指的就是每一个数据位的 发送是严格和一个时钟脉冲同步，每个时钟脉 冲(TCLKx)发一位数据．这就要求每一个串行 口都有自己的发送和接收时钟引脚（TCLKx和 RCLKx），我们通过对TDIVx，RDIVx两个寄存 器的设置来配置内部串行时钟频率。 • 此外我们也可以用一个帧同步信号来标识一个 字或一个字块的开始，发送和接收帧同步信号 用TFS和RFS表示，同样内部帧同步频率也是通 过对TDIVx和RDIVx两个寄存器的设置来配置的。
ISA总线插槽信号说明8
• AEN（O） 地址使能（Address Enable）信号，该信号由直 接存储器存取控制器（8237 DMA，在PC AT中有两片 8237）所控制。当此信号为高电平时，表示目前正在 执行DMA总线周期或刷新（Refresh）的动作。它可用 来令8088/80X86微处理器的地址、数据和控制总线与 系统总线隔离，而使8237控制器的地址、与控制总线 使能。在系统总线上AEN的主要作用是使I/O口的地址 译码禁能，以防止在DMA周期中将存储器地址误认为 I/O口地址。这是因为在DMA总线周期中IOR或IOW信号 可能与存储器地址一起被DMA控制器同时驱动，所以在 设计I/O口时，使用者必须使用AEN作为译码电路的禁 能信号。
ISA总线插槽信号说明9
• －IOR(I/O) 该信号为I/O读取命令，低电平时有效，此 信号用来指示一个I/O设备把资料放到数据总 线上，它可由系统上的任一微处理器或DMA控 制器来控制，也可以受通道上其它微处理器或 DMA控制器所控制。 • －IOW（I/O） I/O写命令，低电平时有效，此信号用来指 示I/O设备去读取数据总线，它可由系统中的 一个微处理器或DMA控制器来控制。
VIDEO EPROM对应存储区 （EGA或VGA）
支援I/O控制卡上的 EPROM对应存储区 外加控制扩充存储区 外加扩充存储区 64KEPROM I/O SLOT EXPANTION CARD MEMORY 128K EPROM
保 护 模 式
100000H FDFFFFH FE0000H FFFFFFH
主机接口
• ADSP SHARC系列处理器提供了丰富的控制信 号，只需很少的硬件和软件开销，就可以实现 处理器与标准的8位(ADSP．21065L支持)、16 位或32位处理器的总线相连，并以同步或异步 方式传输数据(ADSP210651L只支持异步传输)。 • 而且主机可以使用不同的时钟频率。异步传输 的最高传输速率可达处理器输入时钟频率。
CS＝[SA9*SA8*SA7*SA6*SA5*SA4*SA3*SA2*AEN]
译码电路
SA9 SA8 ISA SA7 总线 SA6 SA5 SA4 SA3 SA2 AEN －IOR －IOW SA1 SA0
I/O 芯片
－CS
－RD －RW A1 A0
PC AT存储器控制信号说明
00001H 00003H 00005H 00000H 00002H 00004H
PC AT的I/O地址空间分配情况表
16进制地址范围 0000～001F 0020～003F 0040～005F 0060～006F 0070～007F 0080～009F 00A0～00BF 00C0～00DF 00F0 00F1 00F8～00FF 01F0～01F7 0200～0270 0278～027F 02F8～02FF 0300～031F 0360～036F 0378～037F 0380～038F 03A0～03AF 03B0～03BF 03C0～03CF 03D0～03DF 03F0～03F7 03F8～03FF 接口设备 DMA控制器1（8237 A－5） 中断控制器1（8259A，主） 定时器（8254） 8042键盘控制器和输入口 实时脉冲和NMI屏蔽寄存器 DMA页寄存器（74LS612） 中断控制器2（8259A） DMA控制器2（8237 A－5） 清除协处理器 重置协处理器 协处理器 硬盘控制卡 摇杆控制卡 并口控制卡2 串口控制卡2 原型卡 保留 并行打印机控制卡1 SDLC，二进制同步通讯2 SDLC，二进制同步通讯1 单色显示接口和打印机控制卡 增强型彩色绘图控制卡 彩色绘图控制卡 软盘驱动器控制卡 串口传输控制卡1
实 模 式
0B8000H 0BFFFFH
0C0000H 0C7FFFH
0C8000H 0CFFFFH 0D0000H 0DFFFFH 0E0000H 0EFFFFH 0F0000H 0FFFFFH
VIDEO BIOS
I/O CARD 支持BIOS EXPANSION MEMORY EXPANSION ROM 系统BIOS 最大15M Byte 系统BIOS
ISA总线插槽信号说明2
• LA23~LA17(I/O) 未锁定地址信号线，它们配合SA19～ SA0用来寻址16M存储器空间。当这些信 号经BALE信号锁定时才有效，所以并非 整个扩充槽周期都可以使用，当这些信 号由80X86和8237产生时为输出状态，当 这些信号由接口卡上的微处理机产生时 为输入状态。
• －I/O CH CK(I) I/O通道检查信号（I/O CHANNEL CHECK）为一低电平有效的信号。主要是 用来检查存储器扩充卡上的存储器或I/O 装置是否发生奇偶检查错误。若发生奇 偶错误时，此信号将变低，迫使CPU产生 不可屏蔽中断（NMI）去处理这个中断请 求。
ISA总线插槽信号说明6
ISA总线插槽信号说明4
• 数据总线（DATA BUS），由于80X86本身 是16位CPU，因此完全可以以Word（16位） 为单位传送，也就是可以由SD15～SD0组 成16位数据一次传送给CPU读取。如果要 向8位I/O设备传送数据，则必须分两次 由SD7～SD0来传送。
ISA总线插槽信号说明5
MODE 地址 000000H 09FFFFH 0A0000H 0AFFFFH 0B0000H 0B7FFFH 名 称 640KB 系统存储器 VIDEO RAM VIDEO RAM VIDEO RAM 功能 DOS4.0以下可控制 EGA、VGA CARD 对应存储区 MGA CARD对应存储区 CGA CARD对应存储区
ISA总线插槽信号说明3
• BALE（O） 缓冲地址锁存使能信号，此信号在高电平 时动作，用来锁存地址信号用，它可供I/O通 道作为一个有效的微处理器或DMA地址指示器。 在PC AT机中此信号经过缓冲器以增加驱动能 力，当BALE在下降沿时，微处理器的地址线 （SA19～SA0）被锁存于地址锁存器的输出端。 在DMA周期，BALE是在高电平状态，此时该信 号若与AEN信号共用时，可以指定I/O通道上的 口地址。
ISA总线插槽信号说明7
• IRQ3～IRQ7，IRQ9～IRQ12，IRQ14，IRQ15（I） 这些中断请求信号线是I/O设备用来向微处 理器发送中断请求信号用的。其优先级有固定 的排列顺序，IRQ9最高，依次为IRQ10～IRQ12， IRQ14， IRQ15，以及IRQ3～IRQ7（IRQ7最 低），当IRQ线上的电位从低升到高时，就产 生一个中断请求，而此信号线必须一直维持在 高电平直到微处理器认可中断请求为止，否则 视为无效。IRQ13用于系统电路板上协处理器， 所以不能接到I/O通道上，IRQ8则用于实时脉 冲。