实验十二优选资料位同步信号提取实验
通信原理实验报告
实验十九滤波法及数字锁相环法位同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求。
2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。
3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验器材1、主控&信号源、13、8号模块各一块2、双踪示波器一台3、连接线若干三、实验原理1、滤波法位同步提取实验原理框图滤波法位同步提取实验框图2、滤波法位同步提取实验框图说明将单刀双掷开关S2上拨，选择滤波法位同步提取电路，输入HDB3单极性码信号经一个256K窄带滤波器，滤出同步信号分量，通过门限判决后提取位同步信号。
但由于有其他频率成分的干扰,导致时钟有些部分的占空比不为50%，因此需要通过模拟锁相环进行平滑处理；数字的256K时钟经过4分频之后，已经得到一定的平滑效果，送入CD4046鉴相输入A脚的是64KHz的时钟信号，当CD4046处于同步状态时，鉴相器A脚的时钟频率及相位应该与鉴相器B脚的相同。
由于鉴相器B脚的时钟是VCO经8分频得到的。
因此，VCO输出的频率为512K。
3、数字锁相环法位同步提取实验原理框图数字锁相环位同步提取实验原理框图4、数字锁相环法位同步提取实验框图说明锁相法位同步提取是在接收端利用锁相环电路比较接收码元和本地产生的位同步信号的相位，并调整位同步信号的相位，最终获得准确的位同步信号。
4位拨码开关S3设置BCD 码控制分频比，从而控制提取的位同步时钟频率，例如设置分频频率“0000”输出4096KHz 频率，“0011”输出512KHz频率，“0100”输出256KHz频率，“0111”输出32KHz频率。
数字锁相环(DPLL)是一种相位反馈控制系统。
它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。
DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
基于FPGA的基带信号的位同步信号提取(附程序)【毕业设计论文】
xxxx学院毕业设计论文题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程学生姓名：学号：完成日期：指导教师：评阅教师：2006 年6月湖南工程学院应用技术学院毕业设计(论文)诚信承诺书本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。
设计(论文)的研究成果归属学校所有。
学生(签名)年月日湖南工程学院应用技术学院毕业设计（论文）任务书设计（论文）题目：基于单片机和FPGA的位同步信号提取姓名专业电子信息工程班级 0281 学号 16指导老师刘正青职称实验师教研室主任刘望军一、基本任务及要求：本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ的信号同步。
使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取，通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成：1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相；2、在FPGA 内部，设计完成以下部分：A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频器B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的数字传递3、设计辅助电路：键盘、LED；二、进度安排及完成时间：（1）第二周至第四周：查阅资料、撰写文献综述和开题报告；（2）第五周至第六周：毕业实习；（3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关系确定，各个模块的方案选择与各个模块的所用主要器件的确定；（4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模块的具体任务实现：硬件电路、软件编程；（5）第十四周至第十五周：系统的总体仿真与调试（6）第十六周至第十七周：撰写设计说明书；（7）第十八周：毕业设计答辩；目录摘要........................................................................................................ 错误！未定义书签。
fpga位同步信号提取
FPGA位同步信号提取1. 简介FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，能够根据用户的需求进行重新配置，实现各种不同的数字电路功能。
在FPGA设计中，位同步信号提取是一个重要的任务，它能够从输入信号中提取出同步信息，用于控制和协调各个模块之间的操作。
本文将介绍FPGA位同步信号提取的原理、方法和实现步骤，并且详细说明如何使用FPGA设计工具进行开发。
2. 原理在FPGA设计中，通常会涉及到多个时钟域（clock domain），每个时钟域都有自己的时钟信号。
由于不同时钟域的时钟频率可能不同，因此需要一种机制来确保数据在不同时钟域之间正确地传输和处理。
这就是位同步（bit-level synchronization）的概念。
位同步信号提取就是从输入信号中提取出用于位同步的控制信息。
这些控制信息通常包括数据有效性标志（valid flag）和数据使能标志（enable flag）。
通过这些标志，可以确定数据何时有效以及何时可以被处理。
3. 方法3.1 插入寄存器为了实现位同步信号提取，通常需要在输入信号路径上插入寄存器。
寄存器能够将输入信号同步到目标时钟域的时钟边沿，确保数据在时序上的正确性。
具体方法是，在输入信号路径上插入一个寄存器，并将寄存器的时钟与目标时钟域的时钟相连接。
这样，输入信号就会在目标时钟边沿被锁存，从而达到位同步的效果。
3.2 控制逻辑设计除了插入寄存器外，还需要设计控制逻辑来提取位同步信号。
控制逻辑通常包括状态机（state machine）和组合逻辑电路。
状态机用于控制数据有效性标志和数据使能标志的生成和更新。
它根据输入信号的状态和当前状态来确定下一状态，并输出相应的控制信号。
组合逻辑电路用于根据输入信号和当前状态来生成数据使能标志。
它可以根据需要进行逻辑运算、比较操作等，以判断数据是否有效并生成相应的使能标志。
3.3 时序约束设置为了确保FPGA设计满足时序要求，需要设置正确的时序约束。
位同步信号提取实验
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。
fpga位同步信号提取
FPGA位同步信号提取1. 引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现不同的电路功能。
在许多应用中，需要对FPGA进行位同步信号提取，以确保各个模块之间的数据传输和处理的准确性和一致性。
本文将详细介绍FPGA位同步信号提取的原理、方法和实现过程。
2. 原理在FPGA中，位同步信号提取是指从输入数据中提取一个用于同步各个模块的时钟信号。
这个时钟信号通常由一个稳定的时钟源产生，并被分配给FPGA内部的各个模块。
位同步信号提取有两个主要任务：检测输入数据中的时钟边沿，以及生成一个与输入数据频率相匹配的稳定时钟。
2.1 时钟边沿检测在FPGA中，通常使用触发器来检测输入数据中的时钟边沿。
触发器是一种存储元件，在时钟上升沿或下降沿触发时将输入数据存储到输出端口。
通过检测触发器输出端口的变化，可以确定输入数据中是否存在时钟边沿。
常见的触发器类型包括D触发器、JK触发器和T触发器。
这些触发器可以根据需要进行级联，以实现更复杂的时钟边沿检测功能。
在FPGA中，可以使用硬件描述语言（如Verilog或VHDL）来描述和实现这些触发器电路。
2.2 稳定时钟生成一旦检测到输入数据中的时钟边沿，需要生成一个稳定的时钟信号，并将其分配给FPGA内部的各个模块。
稳定的时钟信号通常由一个PLL（Phase-Locked Loop）电路来生成。
PLL是一种反馈控制系统，可以根据输入参考时钟的相位和频率来生成一个稳定的输出时钟。
PLL通常由相位比较器、环形振荡器和反馈回路组成。
相位比较器用于比较输入参考时钟和反馈时钟之间的相位差，并产生一个控制信号。
环形振荡器根据控制信号调整自身的振荡频率，使得反馈时钟与输入参考时钟保持同步。
通过不断调整振荡频率，PLL能够自动消除相位差，并生成稳定的输出时钟。
3. 方法在FPGA中实现位同步信号提取有多种方法，下面将介绍两种常用的方法：基于触发器的位同步信号提取和基于PLL的位同步信号提取。
NRZ码位同步提取实验
码元再生
I-IN I-OUT
二分频 COS
调 输入
比较
边沿 提取
整形
低通滤波 相乘器
图 9-1 位同步提取实验框图
基带成形及调制解调部分参见实验一等。
解调出的模拟基带信号，先送入码元再生模块整形为二值信号。然后提取信号的上、下
边沿，在相位比较器中与位同步产生器产生的位同步的边沿进行比较，用误差信号控制位同
基带模块：NRZ IN
提供 PN31 伪随机序列
基带模块：I-OUT
IQ 模块：I-IN
基带成形后 I 路信号输入
b﹑用同轴视频线完成如下连接：
源端口
目的端口
IQ 模块（IQ 调制单元）：输出（J2）
IQ 模块（IQ 解调单元）：输入（J3）
IQ 模块(载波单元)：输出（J5）
IQ 模块(载波单元)：输入（J4）
重庆邮电大学通信技术与网络实验中心
LTE-TX-02E 型通信原理实验指导书
原始数字基带码为 NRZ 码，若传输信道带宽允许，可将 NRZ 码变换为 RZ 码后进行解调； （2）如调制时基带码采用 NRZ 码，就必须在接收端对解调出的基带信号进行码变换，即将 NRZ 码变换成 RZ 码，码变换过程实质上是信号的非线性变换过程，最后再用锁相环（通常 为数字锁相环）提取出位同步信号离散谱分量。将 NRZ 码变为 RZ 码的最简单的办法是对 解调出的基带 NRZ 码进行微分、整流，即可得到归零窄脉冲码序列。
(9-4)
③同步保持时间 tc 当同步建立后，一旦输入信号中断，由于收发双方的固有位定时重复频率之间总存在频
差ΔF，收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量
达到某一准许的最大值，就算失步了。
用滤波法从hdb3码中提取位同步信号的原理
提取位同步信号的原理位同步信号是在数字通信中用于同步接收端与发送端数据位的信号。
在使用HDB3（High Density Bipolar of Order 3，三阶高密度双极性）编码进行数据传输时，位同步信号的提取是至关重要的一步。
滤波法是一种常用的方法来提取位同步信号，下面将详细解释滤波法从HDB3码中提取位同步信号的原理。
HDB3编码在了解位同步信号提取的原理之前，首先需要了解HDB3编码的基本概念。
HDB3编码是一种将数字信号转换为双极性的线路代码。
在HDB3编码中，每个数据位被转换为四个信号元素，其中包括正脉冲、负脉冲、零脉冲和跳变脉冲。
跳变脉冲用于保持线路中的直流成分平衡。
HDB3编码的规则如下： 1. 每个1位保留原来的极性，每个0位按照以下规则进行编码： 2. 若前面出现连续的“0”的个数是偶数个，则零编码用“000V”表示，其中“V”表示正脉冲或负脉冲； 3. 若前面出现连续的“0”的个数是奇数个，则零编码用“B00V”表示，其中“V”表示正脉冲或负脉冲，“B”表示跳变脉冲，其极性与前一个跳变脉冲相反。
位同步信号提取的基本原理位同步信号提取的基本原理是利用滤波法对HDB3码进行处理，通过滤波器提取出位同步信号。
具体而言，位同步信号提取的步骤如下：1.HDB3码输入：将经过HDB3编码后的数据输入滤波器。
2.高通滤波：使用高通滤波器对输入的信号进行滤波处理。
高通滤波器可以滤除低频信号，只保留高频信号。
3.脉冲检测：对滤波器的输出进行脉冲检测。
脉冲检测是通过判断信号的幅度是否超过一个设定的门限值来实现的。
4.位同步信号输出：当检测到脉冲时，即可输出位同步信号。
详细原理解释下面对每个步骤进行详细解释，以便更好地理解位同步信号提取的原理。
HDB3码输入HDB3编码的数据被输入到滤波器中。
这些数据是经过数字信号处理后的结果，其中包含了正脉冲、负脉冲、零脉冲和跳变脉冲。
高通滤波滤波器使用高通滤波器进行滤波处理。
2023通信原理实验报告
2023通信原理实验报告2023通信原理实验报告1一、实验目的1、掌握用数字环提取位同步信号的原理及对信息代码的要求。
2、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1、观察数字环的失锁状态和锁定状态。
2、观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的'关系。
3、观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1、移动通信原理实验箱2、20M双踪示波器一台一台四、实验步骤1、安装好发射天线和接收天线。
2、插上电源线，打开主机箱右侧的交流开关，再按下开关POWER301、POWER302、POWER401和POWER402，对应的发光二极管LED301、LED302、LED401和LED402发光，CDMA系统的发射机和接收机均开始工作。
3、发射机拨位开关“信码速率”、“扩频码速率”、“扩频”均拨下，“编码”拨上，接收机拨位开关“信码速率”、“扩频码速率”、“跟踪”均拨下，“调制信号输入”和“解码”拨上。
此时系统的信码速率为1Kbit/s，扩频码速率为100Kbit/s。
将“第一路”连接，“第二路”断开，这时发射机发射的是第一路信号。
将拨码开关“GOLD3置位”拨为与“GOLD1置位”一致。
4、根据实验四中步骤8～11的方法，调节“捕获”和“跟踪”旋钮，使接收机与发送机GOLD码完全一致。
5、根据实验五中步骤6～7的方法，调节“频率调节”旋钮，恢复出相干载波。
6、用示波器双踪同时观察“整形前”和“整形电平”，并将双通道置于直流耦合，零电平、电压设为一致。
调节“整形”旋钮，使整形电平置于“整形前”波形上部凸出部分。
用示波器观察“整形后”的波形，并与“整形前”比较，如完全相同，则整形电平调节正确。
7、用示波器观察接收机“BS”信号，该点即为接收机恢复出的位同步信号，将其与发射机的“S1-BS”进行比较。
8、改变系统的信码速率，按“发射机复位”和“接收机复位”键，通过与发射机的“S1-BS”对比观察“BS”信号的变化。
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实验十二位同步信号提取实验一、实验目的1、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。
2、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1、观察数字锁相环的失锁状态和锁定状态。
2、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。
三、实验仪器1、信号源模块2、同步信号提取模块3、20M双踪示波器一台4、频率计（选用）一台5、连接线若干四、实验原理1、电路分析位同步也称为位定时恢复或码元同步。
在任何形式的数字通信系统中，位同步都是必不可少的，无论数字基带传输系统还是数字频带传输系统，无论相干解调还是非相干解调，都必须完成位同步信号的提取，即从接收信号中设法恢复出与发端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。
因此，位同步信号的稳定性直接影响到整个数字通信系统的工作性能。
位同步的实现方法分为外同步法和自同步法两类。
由于目前的数字通信系统广泛采用自同步法来实现位同步，故在此仅对位同步中的自同步法进行介绍。
采用自同步法实现位同步首先会涉及两个问题：（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；（2）如果数字基带信号功率谱中并不含有位定时离散谱，怎样才能获得位同步信号。
数字基带信号本身是否含有位同步信息与其码型有密切关系。
应强调的是，无论数字基带信号的码型如何，数字已调波本身一般不含有位同步信息，因为已调波的载波频率通常要比基带码元速率高得多，位同步频率分量不会落在数字已调波频带之内，通常都是从判决前的基带解调信号中提取位同步信息。
二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。
若单极性二进制矩形脉冲信号的码元周期为T s，脉冲宽度为τ，则NRZ码的τ＝ T s，则NRZ码除直流分量外不存在离散谱分量，即没有位同步离散谱分量1/T s；RZ码的τ满足0<τ<T s，且τ通常占空比为50％，此时的RZ码含有n为奇数的n/ T s离散谱分量，无n为偶数的离散谱分量，这就是说，RZ码含有位同步离散谱分量。
显然，为了能从解调后的基带信号中获取位同步信息，可以采取两种措施：（1）如原始数字基带码为NRZ码，若传输信道带宽允许，可将NRZ码变换为RZ码后进行解调；（2）如调制时基带码采用NRZ码，就必须在接收端对解调出的基带信号进行码变换，即将NRZ码变换成RZ码，码变换过程实质上是信号的非线性变换过程，最后再用锁相环（通常为数字锁相环）提取出位同步信号离散谱分量。
将NRZ 码变为RZ码的最简单的办法是对解调出的基带NRZ码进行微分、整流，即可得到归零窄脉冲码序列。
下面简单介绍一下数字锁相环的组成原理。
数字锁相环的主要特点是鉴相信号为数字信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。
由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原理框图如图12-1所示。
该电路由码型变换器、鉴相器、控制调节器组成，各部分的作用如下：码型变换器图12-1 微分整流型数字锁相环组成原理框图（1）码型变换器完成解调出的基带NRZ码到RZ码的变换，使鉴相输入信号X含有位同步离散谱分量。
（2）鉴相器用于检测信号X与输出位同步信号（分频输出D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲F和滞后脉冲G，供控制调节器使用。
当分频输出位同步信号D 相位超前于信号X时，鉴相器输出超前脉冲F（低电平有效）；反之，则输出滞后脉冲G（高电平有效），二者均为窄脉冲。
（3）控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位。
高稳定晶振源输出180°相位差、重复频率为nf0的A、B两路窄脉冲序列作为控制调节器的输入，经n分频后输出重复频率为f0的被调位同步信号D，它与信号X在鉴相器中比相。
因超前脉冲F低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列A通过，故扣除门为常开门，又因滞后脉冲G高电平有效并作用于附加门（与门），平时附加门总是对序列B关闭的，故附加门为常闭门。
当信号D的相位超前与信号X的相位时，鉴相器输出窄的低电平超前脉冲F，扣除门（与门）将从脉冲序列A中扣除一个窄脉冲，则n分频器输出信号D的相位就推迟了Ts /n（相移360°/n），信号D的瞬时频率也被调低；当信号D的相位滞后于信号X的相位时，鉴相器输出窄的高电平滞后脉冲G，附加门（与门）此时打开让脉冲序列B（与脉冲序列A保持180°固定相差）中的一个脉冲通过，经或门插进来自扣除门输出的脉冲序列A中，则分频器输入多插入的这个脉冲使n分频器输出信号的D相位提前了Ts /n（相移360°/n），信号D的瞬时频率则被提高。
由此可见，环路对信号D相位和频率的控制调节是通过对n 分频器输入脉冲序列步进式加、减脉冲实现的，经环路的这种反复调节，最终可达到相位锁定，从而提取出位同步信号。
2、性能指标位同步系统的性能通常是用相位误差、建立时间、保持时间等指标来衡量。
数字锁相法位同步系统的性能如下。
（1）相位误差θe数字锁相法提取位同步信号时，相位误差主要是由于位同步脉冲的相位在跳变地调整所引起的。
因为每调整一步，相位改变2π/n （n 是分频器地分频次数），故最大的相位误差为2π/n 。
用这个最大的相位误差来表示e θ，可得360/e n θ=o （12－1）上面已经求得数字锁相法位同步的相位误差e θ有时不用相位差而用时间差T e 来表示相位误差。
因每码元的周期为T ，故得/e T T n =（12－2）（2）同步建立时间t s 同步建立时间即为失去同步后重建同步所需的最长时间。
为了求这个最长时间，令位同步脉冲的相位与输入信号码元的相位相差T/2秒，而锁相环每调整一步仅能移T/n 秒，故所需最大的调整次数为2/2/n n T T N == （12－3）接收随机数字信号时，可近似认为两相邻码元中出现01、10、11、00的概率相等，其中，有过零点的情况占一半。
由于数字锁相法中是从数据过零点中提取作比相用的标准脉冲的，因此平均来说，每2T 秒可调整一次相位，故同步建立时间为T s =2T ·N=nT （秒）（12－4）（3）同步保持时间t c当同步建立后，一旦输入信号中断，由于收发双方的固有位定时重复频率之间总存在频差ΔF ，收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量达到某一准许的最大值，就算失步了。
设收发两端固有的码元周期分别为T 1=1/F 1和T 2=1/F 2，则 202112212111F F F F F F F F T T ∆=-=-=- （12－5）式中的F 0为收发两端固有码元重复频率的几何平均值，且有00/1F T =（12－6）由式（12－5）可得 F F TT F 0210∆=- （12－7）再由式（12－6），上式可写为F F T TT 0021∆=- （12－8）式（12－8）说明了当有频差ΔF 存在时，每经过T 0时间，收发两端就会产生12||T T -的时间漂移。
反过来，若规定两端容许的最大时间漂移为T 0/K 秒（K 为一常数），需要经过多少时间才会达到此值呢？这样求出的时间就是同步保持时间t c 。
代入式（12－8）后，得解得 FK t c ∆=1 （12－9）若同步保持时间t c 的指标给定，也可由上式求出收发两端振荡器频率稳定度的要求为此频率误差是由收发两端振荡器造成的。
若两振荡器的频率稳定度相同，则要求每个振荡器的频率稳定度不能低于F K t F Fc 00212±=∆ （12－10）图12-2 位同步电路原理图本实验只能从码速率为、10KHz 、8KHz 、4KHz （通过拨码开关SW01选择）的NRZ 码中提取出位同步信号。
以码速率为的NRZ 码为例，将SW01的第一位拨上后，数字锁相环的本振频率就被设置在。
在图12-2中，单片机U09将输入的NRZ 码与数字锁相环本振输出的信号的相位进行鉴相（比较两个信号的上升沿），用将相位差进行量化后得到的数值对数字锁相环本振输出的相位进行调整，最后得到正确的位同步信号。
五、实验步骤1、将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2、插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED01、LED02发光，按一下信号源模块的复位键，两个模块均开始工作。
（注意，此处只是验证通电是否成功，在实验中均是先连线，后打开电源做实验，不要带电连线）3、将信号源模块的位同步信号的频率设置为（通过拨码开关SW04、SW05进行设置），将信号源模块输出的NRZ 码设置为1、0交替码（通过拨码开关SW01、SW02、SW03进行设置）。
4、将同步信号提取模块的拨码开关SW01的第一位拨上，即将数字锁相环的本振频率设置为，然后将信号源模块输出的NRZ 码从信号输入点“NRZ-IN ”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS ”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS ”信号。
5、应特别注意的是，本模块只能提取NRZ 码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有、10KHz 、8KHz 、4KHz 四种本振频率可供选择，分别对应拨码开关SW01的1、2、3、4位，实验时请注意正确选择。
（注意当锁相频率改变时，需重新按下同步模块上的“复位”键，位同步信号才能正确提取）六、输入、输出点参考说明1、输入点参考说明NRZ-IN ： NRZ 码输入点。
2、输出点参考说明位同步输出： 提取的位同步信号输出点。
3、拨码开关SW01的1、2、3、4位分别对应数字锁相环的、10KHz 、8KHz 、4KHz 四种本振频率。
七、实验报告要求1、分析实验电路的工作原理，叙述其工作过程。
2、根据实验测试记录，在坐标纸上画出各测量点的波形图，并分析实验现象。
3、对实验思考题加以分析，按照要求做出回答，并尝试画出本实验的电路原理图。