(完整版)类MIPS单周期处理器
MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目的本实验旨在设计一个基于MIPS指令集架构的单周期CPU，具体包括CPU的指令集设计、流水线的划分与控制信号设计等。
通过本实验，可以深入理解计算机组成原理中的CPU设计原理，加深对计算机体系结构的理解。
二、实验原理MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集（RISC）架构的处理器设计，大大简化了指令系统的复杂性，有利于提高执行效率。
MIPS指令集由R、I、J三种格式的指令组成，主要包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
在单周期CPU设计中，每个指令的执行时间相同，每个时钟周期只执行一个指令。
单周期CPU的主要部件包括指令内存（IM）、数据存储器（DM）、寄存器文件（RF）、运算单元（ALU）、控制器等。
指令执行过程主要分为取指、译码、执行、访存、写回等阶段。
三、实验步骤1.设计CPU指令集：根据MIPS指令集的格式和功能，设计符合需求的指令集，包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
2.划分CPU流水线：将CPU的执行过程划分为取指、译码、执行、访存、写回等阶段，确定每个阶段的功能和控制信号。
3.设计控制器：根据CPU的流水线划分和指令集设计，设计控制器实现各个阶段的控制信号生成和时序控制。
4.集成测试：进行集成测试，验证CPU的指令执行功能和正确性，调试并优化设计。
5.性能评估：通过性能评估指标，如CPI（平均时钟周期数）、吞吐量等，评估CPU的性能优劣，进一步优化设计。
四、实验结果在实验中，成功设计了一个基于MIPS指令集架构的单周期CPU。
通过集成测试，验证了CPU的指令执行功能和正确性，实现了取指、译码、执行、访存、写回等阶段的正常工作。
同时，通过性能评估指标的测量，得到了CPU的性能参数，如CPI、吞吐量等。
通过性能评估，发现了CPU的性能瓶颈，并进行了相应的优化，提高了CPU的性能表现。
MIPS芯片架构说明
MIPS芯片架构说明MIPS（Microprocessor without Interlocked Pipeline Stages）即无竞争流水线微处理器，是一种精简指令集（RISC）的芯片架构。
MIPS 架构由美国斯坦福大学的约翰·亨尼西等人于1981年提出，并于1984年成立MIPS公司进行商业化开发和推广。
MIPS架构在计算机领域有着广泛的应用，尤其在网络设备、数字视频处理、嵌入式系统等领域具有重要地位。
MIPS架构的设计理念是简化指令集，提高流水线效率，以提供高性能和高效能的微处理器。
MIPS指令集体系结构的特征包括：固定长度的32位指令；寄存器-寻址模式；延迟槽；无跳转偏移；定长延迟分支；乱序执行指令流水线；五级流水线等。
MIPS指令集是一种精简的指令集，通过减少指令种类、规定固定的指令格式和长度，以及简化指令的操作模式，达到提高指令执行效率的目的。
MIPS指令集包括加载存储指令，算术逻辑运算指令，分支和跳转指令，协处理器指令等。
MIPS架构采用寄存器-寻址模式来访问数据。
寄存器-寻址模式是指通过指定寄存器的编号来操作数据，而不是通过指定内存地址。
MIPS架构提供了32个通用寄存器，用于存储数据和中间结果，通过对寄存器的操作来实现数据的传输和计算。
这种设计简化了指令的编码和执行，提高了指令执行的效率。
MIPS架构中的延迟槽是指在条件分支指令后的一条或多条指令，不管条件是否满足都会执行。
延迟槽的设计可以充分利用流水线的性能，但需要程序员进行特殊的处理，以确保延迟槽的指令在分支满足或不满足时都能正确执行。
MIPS架构的指令集中，分支和跳转指令的目标地址是相对于当前指令的偏移地址。
相对地址的设计简化了指令的编码和目标地址的计算，提高了指令的执行效率。
MIPS架构中的乱序执行指令流水线是指将多条指令按照最大并行度进行重排序，在这个过程中可能会引入数据依赖、资源竞争等问题。
为了解决这些问题，MIPS架构采取了一系列的措施，如指令重排序、数据前推、动态分支预测等，以提高指令的并行度和流水线的效率。
mips单周期cpu课程设计
mips单周期cpu课程设计一、课程目标知识目标：1. 掌握MIPS单周期CPU的基本结构和工作原理；2. 了解指令集、指令执行过程和指令周期；3. 学会分析并设计简单的MIPS指令；4. 理解CPU性能指标，如时钟频率、吞吐率等。
技能目标：1. 能够运用硬件描述语言（如Verilog）进行单周期CPU的设计与仿真；2. 能够独立编写简单的MIPS汇编程序，并在单周期CPU上运行；3. 能够分析单周期CPU的性能，并进行优化；4. 培养学生的团队合作能力和问题解决能力。
情感态度价值观目标：1. 培养学生对计算机组成原理和硬件设计的兴趣，激发学生的创新意识；2. 增强学生的工程素养，使其认识到工程实践在计算机科学领域的重要性；3. 培养学生严谨、细致、负责任的科学态度，提高学生的自主学习能力。
本课程针对高中年级学生，课程性质为实践性较强的硬件课程。
结合学生特点，课程目标注重理论与实践相结合，通过设计单周期CPU，使学生深入理解计算机硬件原理，提高实践能力。
在教学要求上，注重培养学生的团队合作精神，提高学生分析和解决问题的能力，为后续计算机组成原理及相关课程打下坚实基础。
通过本课程的学习，学生将能够独立完成单周期CPU的设计与仿真，具备一定的硬件编程能力。
二、教学内容1. 引言：介绍CPU在计算机系统中的作用，引出MIPS单周期CPU的概念及其重要性。
相关教材章节：第一章 计算机系统概述2. MIPS单周期CPU基本结构：讲解CPU的基本组成部分，包括寄存器组、控制单元、算术逻辑单元（ALU）、数据通路等。
相关教材章节：第二章 计算机组成原理3. 指令集与指令执行：分析MIPS指令集特点，讲解指令执行过程和指令周期。
相关教材章节：第三章 指令系统4. 硬件描述语言与单周期CPU设计：介绍Verilog硬件描述语言，通过实例讲解如何使用Verilog设计单周期CPU。
相关教材章节：第四章 硬件描述语言与数字电路设计5. 单周期CPU仿真与优化：指导学生进行单周期CPU的仿真，分析性能瓶颈，探讨优化方案。
MIPS微处理器原理-MIPS汇编语言
操作数：寄存器、存储器、常数
因常数的值可以立即访问，故又称为立即数(immediate)。
加立即数指令 ( addi )：
# $s0=a, $s1=b
addi $s0, $s1, 4 # a=b+4 addi $s1, $s0,-2 # b=a-2
没有NOT，可用下面代替 A NOR $0 = NOT A
Source Values $s1 0000 0000 0000 0000 0000 0000 1111 1111
andi rt、rs、imm
Assembly Code
imm 0000 0000 0000 0000 1111 1010 0011 0100
用途 常数0 汇编器临时变量 函数返回值 函数参数 临时变量 保存变量
名称 $t8 ~ $t9 $k0 ~$k1 $gp $sp $fp $ra
编号 24~25 26~27 28 29 30 31
用途
临时变量
操作系统临时变量
全局指针
栈指针
帧指针
保存变量
8
MIPS Register Set
Name $0 $at $v0-$v1 $a0-$a3 $t0-$t7 $s0-$s7 $t8-$t9 $k0-$k1 $gp $sp $fp $ra
4个准则： ① 简单设计有助于规整化； ② 加快常见功能； ③ 越小的设计越快； ④ 好的设计需要好的折中方法。
4
R I S C 指令集的特点
Reduced Instruction Set Computer Complex Instruction Set Computer
• 精简了指令系统，流水线以及常用指令均可用硬件执行；
MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目标本次实验的主要目标是设计并实现一个基于MIPS单周期CPU的计算机系统。
具体要求如下：1.能够识别并执行MIPS指令集中的常见指令，包括算术逻辑运算、分支跳转和存取指令等。
2.实现基本的流水线结构，包括指令译码阶段、执行阶段、访存阶段和写回阶段。
3.能够在基本结构的基础上添加异常处理和浮点数运算支持。
二、实验环境三、实验过程1.确定CPU的基本组成部分，包括指令存储器、数据存储器、寄存器、ALU和控制单元等，并进行电路设计。
2.编写MIPS汇编程序，并使用MARS进行仿真调试，验证指令的正确性和计算结果的准确性。
3.将MIPS汇编程序烧录到指令存储器中，并将数据存储器中的初始数据加载进去。
4.运行程序，观察CPU的工作状态，并进行时序仿真，验证CPU设计的正确性。
5.对CPU进行性能测试，包括执行时间、指令吞吐量和时钟周期等指标的测量。
四、实验结果经过实验和测试，我们成功地设计并实现了一个基于MIPS单周期CPU的计算机系统。
该系统能够正确执行MIPS指令集中的常见指令，并支持流水线结构、异常处理和浮点数运算。
1.指令执行的正确性：通过在MARS中进行调试和仿真，我们发现CPU能够正确地执行各种指令，包括算术逻辑运算、分支跳转和存取指令等。
并且，在时序仿真中，CPU的各个组件的信号波形也符合预期。
2.流水线结构的实现：我们根据MIPS指令的特点和处理流程，设计了基本的流水线结构，并在MARS中进行了时序仿真。
仿真结果表明，各个流水线级的操作都能够正确无误地进行，并且能够顺利地在一个时钟周期内完成。
3.异常处理和浮点数运算的支持：通过在MIPS汇编程序中加入异常处理和浮点数运算的指令，我们验证了CPU对这些功能的支持。
在异常处理时，CPU能够正确地转入异常处理程序，并根据异常类型进行相应的处理。
在浮点数运算时，CPU能够正确地进行浮点数的加减乘除等运算，并将结果正确地写回寄存器。
CPU架构讲解X86、ARM、RISC、MIPS
CPU架构讲解X86、ARM、RISC、MIPS一、当前CPU的主流架构：1.X86架构采用CISC指令集（复杂指令集计算机），程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。
2.ARM架构是一个32位的精简指令集（RISC）架构。
3.RISC-V架构是基于精简指令集计算（RISC）原理建立的开放指令集架构。
4.MIPS架构是一种采取精简指令集（RISC）的处理器架构，可支持高级语言的优化执行。
CPU架构是CPU厂商给属于同一系列的CPU产品定的一个规范，是区分不同类型CPU的重要标示。
二、目前市面上的CPU分类主要分有两大阵营：1.intel、AMD为首的复杂指令集CPU；2.IBM、ARM为首的精简指令集CPU。
两个不同品牌的CPU，其产品的架构也不相同，例如，Intel、AMD的CPU是X86架构的，而IBM的CPU是PowerPC架构，ARM是ARM架构。
三、四大主流CPU架构详解（X86、ARM、RISC、MIPS）1.X86架构X86是微处理器执行的计算机语言指令集，指一个Intel通用计算机系列的标准编号缩写，也标识一套通用的计算机指令集合。
1978年6月8日，Intel 发布了新款16位微处理器8086，也同时开创了一个新时代：X86架构诞生了。
X86指令集是Intel为其第一块16位CPU（i8086）专门开发的，IBM 1981年推出的世界第一台PC机中的CPU–i8088（i8086简化版）使用的也是X86指令。
采用CISC（Complex Instruction Set Computer，复杂指令集计算机）架构。
与采用RISC不同的是，在CISC处理器中，程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。
顺序执行的优点是控制简单，但计算机各部分的利用率不高，执行速度慢。
随着CPU技术的不断发展，Intel陆续研制出更新型的i80386、i80486直到今天的Pentium 4系列，但为了保证电脑能继续运行以往开发的各类应用程序以保护和继承丰富的软件资源，所以Intel所生产的所有CPU仍然继续使用X86指令集。
单周期MIPS CPU实验(8条指令)
单周期M I P S C P U设计实验目的⏹掌握硬布线控制器设计的基本原理⏹能利用相关原理在Logisim平台中设计实现MIPS单周期CPU⏹主要任务☐绘制MIPS CPU数据通路☐实现单周期硬布线控制器☐测试联调核心指令集（可实现内存区域冒泡排序）#MIPS指令RTL功能描述1add$rd,$rs,$rt R[$rd]←R[$rs]+R[$rt]溢出时产生异常，且不修改R[$rd] 2slt$rd,$rs,$rt R[$rd]←R[$rs]<R[$rt]小于置1，有符号比较3addi$rt,$rs,imm R[$rt]←R[$rs]+SignExt(imm)溢出产生异常16b4lw$rt,imm($rs)R[$rt]←Mem4B(R[$rs]+SignExt16b(imm))5sw$rt,imm($rs)Mem4B(R[$rs]+SignExt16b(imm))←R[$rt]6beq$rs,$rt,imm if(R[$rs]=R[$rt])PC←PC+SignExt18b({imm,00})7bne$rs,$rt,imm if(R[$rs]!=R[$rt])PC←PC+SignExt18b({imm,00})8syscall系统调用，这里用于停机单周期MIPS 参考数据通路MemtoReg MemWrite Branch AluOP ALUSrc RegDstRegWritePCSrcCLKPCRDA指令存储器指令字4PC+45:020:1625:2115:1115:0Sign ExtendSignImmR1#R2#W#WDWE 寄存器堆R1R2101011<<2+PCBranchSrcB SrcA EqualA L UALUResult WriteDataWERD A 数据存储器WD ReadData WriteBackData++BranchAddress31:26CLK CLKPC+4控制器FuncOp rsrtrd步骤1：构建MIPS主机通路⏹在MIPS单周期CPU子电路中，利用如下组件构建MIPS 单周期CPU数据通路☐PC、IMEM、RegFile、ALU、DMEM、Controller步骤2：设计单周期MIPS控制器⏹输入信号⏹指令字Opcode，Func字段（12位）⏹输出信号⏹多路选择器选择信号⏹内存访问控制信号⏹寄存器写使能信号⏹运算器控制信号、指令译码信号⏹纯组合逻辑电路、无时序逻辑控制信号功能说明（8条核心指令集）#控制信号信号说明产生条件1MemToReg写入寄存器的数据来自存储器lw指令2MemWrite写内存控制信号sw指令未单独设置MemRead信号3Beq Beq指令译码信号Beq指令4Bne Bne指令译码信号Bne指令5AluOP运算器操作控制符加法，比较两种运算6AluSrcB运算器第二输入选择Lw指令，sw指令，addi7RegWrite寄存器写使能控制信号寄存器写回信号8RegDst写入寄存器选择控制信号R型指令9Halt停机信号，取反后控制PC使能端syscall指令完善硬布线控制器内部逻辑⏹打开CPU.circ打开单周期硬布线控制器电路⏹实现指令译码、ALU控制逻辑完善控制信号逻辑⏹增加简单的组合逻辑⏹根据给出的指令译码信号，实现所有控制信号逻辑步骤3：CPU测试⏹在指令存储器中载入排序程序sort.hex⏹时钟自动仿真，Windows：Ctrl+k Mac: command+k运行程序⏹程序停机后，查看数据存储器中排序情况，有符号降序排列下节课再见…。
MIPS指令单周期CPU设计
rd rs rt imm
sw rt rs imm Addr = R[rs] + SignExt(imm) MEM[Addr] = R[rt]
PC
Register File
ALU
+4
Data memory
4. MIPS指令——BEQ
比较指令BEQ
– beq rs rt imm
Phase 5: Register Write (WB for “write back”)
– Write the instruction result back into the Register File – Those that don’t (e.g. sw, j, beq) remain idle or skip this phase
– if R[rs] = R[rt] – then PC (PC +4)+ SignExt(imm) – Else PC PC+4
instruction memory rd rs rt imm MUX
PC
Register File
ALU
+4
Data memory
5. MIPS指令——Jump
Data memory
rd rs rt
Register File
PC
单周期CPU设计思路
指令的行
– 显然要设计一个时序逻辑电路 – 一条指令用一个CPU周期完成
执行步骤的实现
– 取指：从指令存储器中读指令（地址：PC）
– 读出一或两个源寄存器的值（寄存器组）
– 进行指令规定的运算（ALU） – 读/写数据存储器
– Zero extend imm16? – Pass imm16 to input of ALU? – Write result to rt?
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一、实验目的1.了解微处理器的基本结构。
2.掌握哈佛结构的计算机工作原理。
3.学会设计简单的微处理器。
4.了解软件控制硬件工作的基本原理。
二、实验任务利用HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。
（1）支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令（2）支持基本的内存操作如lw，sw指令（3）支持基本的程序控制如beq，j指令三、实验过程1、建立工程在ISE 14.7软件中建立名为Lab1 的工程文件。
芯片系列选择Artix7,具体芯片型号选择XC7A100T,封装类型选择CSG324,速度信息选择-1。
2、分模块设计1)指令存储器ROM设计新建IP core Generator，命名为irom。
设定的指令存储器大小为128字，指令存储器模块在顶层模块中被调用。
输入为指令指针（PC）与时钟信号（clkin），输出为32位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。
然后制作COE文件。
先使用UltraEdit编辑代码，代码如下main:addi $2,$0,85sw $2,0($3)addi $2,$0,50sw $2,4($3)addi $2,$0,48sw $2,8($3)addi $2,$0,49sw $2,12($3)addi $2,$0,53 #sw $2,16($3)addi $2,$0,49 #sw $2,20($3)addi $2,$0,51 #sw $2,24($3)addi $2,$0,52 #sw $2,28($3)addi $2,$0,54 #sw $2,32($3)addi $2,$0,52 #sw $2,36($3)j main将其导入QtSpim中，选中机器码，加上前缀并将最后一行0x08100009修改为0x08000000，代码如下MEMORY_INITIALIZATION_RADIX=16;MEMORY_INITIALIZATION_VECTOR=20020055,ac620000,20020032,ac620004,20020030,ac620008,20020031,ac62000c,20020035,ac620010,20020031,ac620014,20020033,ac620018,20020034,ac62001c,20020036,ac620020,20020034,ac620024,08000000,保存为.coe文件，在ROM模块里调用。
2)数据存储器RAM设计新建IP core Generator，命名为dram。
数据存储器为RAM类型的存储器，并且需要独立的读写信号控制。
因此其对外的接口为clk、we、datain、addr；输出信号为dataout。
当时钟上升沿到来时，如果写信号（we）为真，根据addr所表示的地址找到对应的存储单元，并将输入的数据（datain）写到对应的存储单元中；如果写信号为假，则根据addr所表示的地址，将对应存储单元的数据送到输出端（dataout）。
在本实验中调用ISE提供的IP核进行设计，设定的数据存储器大小为64字。
数据存储器模块在顶层模块中被调用。
输入的时钟信号来自于顶层模块的clkin，addr信号来自于ALU单元的输出端（对基地址与偏移量执行加操作），datain来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。
输出数据dataout通过一个选择器（MUX3）决定是否写入到相应的寄存器。
初始化dram值：0x55555555,在以后的仿真过程中可以用于验证是否正确调用3)立即数符号扩展模块设计对于I型指令，将指令的低十六位作为立即数符号扩展模块的输入inst[15:0],如果十六位立即数的最高位（即符号位）为1，则在inst[15:15]前面补16个1，如果为0，则在前面补16个0。
然后将符号扩展之后的data[31:0]通过一个选择器（即MUX2）输送到ALU单元的第二个源操作数输入端（即input2）。
代码如下：module signext(input [15:0] inst,output [31:0] data);assign data=inst[15:15]?{16'hffff,inst}:{16'h0000,inst};endmodule4)寄存器组模块该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr和reset，输出信号为RsData和RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器数据。
另外，当RegWriteEn信号有效时，数据应该写入RegWriteAddr寄存器，并且每次复位时所有寄存器都清零。
寄存器组模块在顶层模块中被调用。
clk信号来自于顶层模块的clkin，reset 信号来自于顶层模块的reset，RegWriteData来自于ALU单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3进行选择），RegWriteAddr、RsAddr、RtAddr来自于指令的对应位，RegWriteEn来自于控制器对指令的译码。
输出信号Rsdata与Rtdata则分别来自于Rsaddr与Rtaddr对应的寄存器。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule5)控制器模块控制器输入为指令的opCode字段，即操作码。
操作码经过主控制单元的译码，给ALUCtrl、Data Memory、Registers、Muxs等部件输出正确的控制信号。
该模块在顶层模块中被调用，输入的opcode来自于指令的前6位，而输出信号aluSrc、MemToReg、RegWrite、MemRead、MemWrite、branch、aluop和jmp则是对6位opcode的译码。
代码如下：module ctr(input [5:0] opCode,output regDst,output aluSrc,output memToReg,output regWrite,output memRead,output memWrite,output branch,output [1:0] aluop,output jmp);reg regDst;reg aluSrc;reg memToReg;reg regWrite;reg memRead;reg memWrite;reg branch;reg[1:0] aluop;reg jmp;always @(opCode) begincase(opCode)6'b000010://jmp beginregDst=0;aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=0;aluop=2'b00;jmp=1;end6'b000000://R beginregDst=1; aluSrc=0; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0; aluop=2'b10; jmp=0;end6'b100011://lw beginregDst=0; aluSrc=1; memToReg=1; regWrite=1; memRead=1; memWrite=0; branch=0; aluop=2'b00; jmp=0;end6'b101011://sw beginregDst=0; aluSrc=1; memToReg=0; regWrite=0; memRead=0; memWrite=1;branch=0;aluop=2'b00;jmp=0;end6'b000100://beq beginregDst=0;aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=1;aluop=2'b01;jmp=0;end//6'b001100://andi 6'b001000://andi beginregDst=0;aluSrc=1; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0;//aluop=2'b11; aluop=2'b00;jmp=0;enddefault:beginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2'b00;jmp=0;endendcaseendendmodule6)运算器(ALU)模块微处理器支持的add、sub、and、or和slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw和lw也需要通过ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。