单周期CPU设计
计算机组成原理实验报告 单周期CPU的设计与实现
1个时钟周期 Clock 电子科技大学计算机科学与工程学院标 准 实 验 报 告（实验）课程名称： 计算机组成原理实验 电子科技大学教务处制表电 子 科 技 大 学 实 验 报 告学生姓名： 郫县尼克杨 学 号： 2014 指导教师：陈虹 实验地点： 主楼A2-411 实验时间：12周-15周一、 实验室名称：主楼A2-411二、 实验项目名称：单周期CPU 的设计与实现。
三、 实验学时：8学时四、 实验原理：（一） 概述单周期（Single Cycle ）CPU 是指CPU 从取出1条指令到执行完该指令只需1个时钟周期。
一条指令的执行过程包括：取指令→分析指令→取操作数→执行指令→保存结果。
对于单周期CPU 来说，这些执行步骤均在一个时钟周期内完成。
（二） 单周期cpu 总体电路本实验所设计的单周期CPU 的总体电路结构如下。
（三） MIPS 指令格式化MIPS 指令系统结构有MIPS-32和MIPS-64两种。
本实验的MIPS 指令选用MIPS-32。
以下所说的MIPS 指令均指MIPS-32。
MIPS 的指令格式为32位。
下图给出MIPS 指令的3种格式。
本实验只选取了9条典型的MIPS 指令来描述CPU 逻辑电路的设计方法。
下图列出了本实验的所涉及到的9条MIPS 指令。
五、 实验目的1、掌握单周期CPU 的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。
?2、认识和掌握指令与CPU 的关系、指令的执行过程。
?3、熟练使用硬件描述语言Verilog 、EDA 工具软件进行软件设计与仿真，以培养学生的分析和设计CPU 的能力。
六、 实验内容（一）拟定本实验的指令系统，指令应包含R 型指令、I 型指令和J 型指令，指令数为9条。
（二）CPU 各功能模块的设计与实现。
（三）对设计的各个模块的仿真测试。
（四）整个CPU 的封装与测试。
七、 实验器材（设备、元器件）：（一）安装了Xilinx ISE Design Suite 13.4的PC 机一台（二）FPGA 开发板：Anvyl Spartan6/XC6SLX45（三）计算机与FPGA 开发板通过JTAG （Joint Test Action Group ）接口连接，其连接方式如图所示。
CPU设计实践教程6-Minisys-1单周期CPU控制器的设计
指令操作码 ori
addiu
lw
sw
beq jump
RegDst
0
0
0
000000 R-format
1
RegDST = R-format
wire R_format;
assign R_format = (Opcode==6'b000000)? 1'b1:1'b0; assign RegDST = R_format; //说明目标是rd，否则是rt
output Sftmd; output[1:0] ALUOp;
// 他I-类型指令 // 为1表明是移位指令 // 是R-类型或I_format=1时位1为1, beq、bne指令则 // 位0为1
2021/9/5 P.22
单周期控制器设计
RegDST的控制电路
op 001101 001001 100011 101011 000100 000010
output nBranch; // 为1表明是Bne指令
output Jmp;
// 为1表明是J指令
output Sftmd; // 为1表明是移位指令
2021/9/5 P.25
单周期控制器设计
练习2
请给出下列控制信号电路的Verilog描述
assign Sw = ？？？？？ assign ALUSrc = ？？？？？ assign Branch = ？？？？？ assign nBranch = ？？？？？ assign Jmp = ？？？？？
2021/9/5 P.10
创建一个项目
在打开的Default Port对话框中选择的FPGA器件为 xc7a100tfgg484-1，如图所示，点击Next。
单周期CPU设计实验报告
单周期CPU设计实验报告一、引言计算机是现代信息社会必不可少的工具，而CPU作为计算机的核心部件，承担着执行指令、进行运算和控制系统资源的任务。
随着科技的进步和计算能力的需求，CPU的设计也趋于复杂和高效。
本次实验旨在设计一种单周期CPU，探究其设计原理和实现过程，并通过实验验证其正确性和性能。
二、理论基础1.单周期CPU概述单周期CPU即每个时钟周期内只完成一条指令的处理，它包括指令取址阶段（IF）、指令译码阶段（ID）、执行阶段（EX）、访存阶段（MEM）和写回阶段（WB）等多个阶段。
每条指令都顺序地在这些阶段中执行，而不同的指令所需的时钟周期可能不同。
2.控制信号单周期CPU需要根据不同的指令类型产生不同的控制信号来控制各个阶段的工作。
常见的控制信号包括时钟信号（clk）、使能信号（En）、写使能信号（WE）和数据选择信号（MUX）等。
这些信号的产生需要通过译码器、控制逻辑电路和时序逻辑电路等来实现。
三、实验设计本次实验采用的单周期CPU包括以下五个阶段：指令取址阶段、指令译码阶段、执行阶段、访存阶段和写回阶段。
每个阶段的具体操作如下：1.指令取址阶段（IF）在IF阶段，通过计数器实现程序计数器（PC）的自增功能，并从存储器中读取指令存储地址所对应的指令码。
同时，设置PC使能信号，使其可以更新到下一个地址。
2.指令译码阶段（ID）在ID阶段，对从存储器中读取的指令码进行解码，确定指令的操作类型和操作数。
同时，根据操作类型产生相应的控制信号，如使能信号、写使能信号和数据选择信号等。
3.执行阶段（EX）在EX阶段，根据ID阶段产生的控制信号和操作数，进行相应的算术逻辑运算。
这里可以包括加法器、乘法器、逻辑运算器等。
4.访存阶段（MEM）在MEM阶段，根据EX阶段的结果，进行数据存储器的读写操作。
同时，将读取的数据传递给下一个阶段。
5.写回阶段（WB）在WB阶段，根据MEM阶段的结果，将数据传递给寄存器文件，并将其写入指定的寄存器。
单周期CPU设计总结
单周期CPU设计总结单周期CPU⼀、设计思路1、CPU的意义CPU是计算机的核⼼，因为它是计算机指令的处理单元。
计算机体系结构包含两个⽅⾯，⼀个⽅⾯是指令集，⼀个⽅⾯是硬件实现。
指令集是计算机被定义拥有的执⾏指令，计算机通过⽀持指令集的运⾏，来完成计算⼯作并为程序员编程服务。
硬件实现则是具体的硬件去实现指令集，这个硬件实现的核⼼就是CPU的设计。
这⾥写的CPU的设计是32位机器的CPU，指令和数据均为32位。
⽀持指令为简化mips指令集。
2、CPU的设计CPU的设计包含数据通路的设计和控制器的设计。
数据通路是执⾏指令必须的硬件（ALU、IM、DM、GRF等），控制器则是根据指令产⽣相应控制信号，来控制相应硬件以⽀持多条指令。
数据通路设计CPU的功能是⽀持指令集，因此硬件设计是为了执⾏指令。
设计CPU的结构的⽅法：先选择⼀条需要经过最多硬件的指令，来为它构建数据通路。
再依据其他指令在已有数据通路上添加硬件或线路，直到数据通路⽀持所有指令。
控制器设计在已有的数据通路基础上，针对每⼀条指令，列出其所需要的控制信号，每⼀组控制信号对应⼀种指令的全部执⾏。
将指令相应字段和部分计算结果作为控制器的输⼊，控制信号作为输出，依据上述映射关系（真值表）设计控制器。
⼆、实际操作0、设计说明CPU架构的设计是没有很多约束的，基本要求就是能够⽀持指令集，基于不同的考量可以有不同的设计。
举例来说：对于beq指令是否跳转的判断，可以借⽤ALU的减法计算，也可以直接增设CMP⽐较器得出，两种⽅式都可以，因为功能正确。
为了提⾼吞吐量，或者为了节省成本，会选择⼀些特别的设计，这⼀点在流⽔线CPU 的设计上可以明显地看出。
CPU具体设计的⽅法是我下⾯进⾏的⼏步：列出所需指令，写出功能模块，连接模块，构造控制器，全部连接起来。
这些表格对最终代码实现⼗分重要，因为代码量较⼤，先从表格检查起，再依据表格写码可以减少bug。
1、⽀持指令列出⽀持指令并将其分类：str ld cal_r cal_i lui b_type j jr jal jalr shamtsw lw addu ori beq sllsubu slti sraslt addiu srlsllvsravsrlv2、功能模块先按照lw指令列出所需功能模块（lw经过模块最多），再依次检查现有模块是否⽀持其余指令，若不能⽀持，则添加相应模块。
第5章单周期CPU及其Verilog HDL设计
op 6 bits
rs 5 bits
rt 5 bits
rd 5 bits
sa 5 bits
funct 6 bits
I Format
31
(rs, rt: Register Numbers, imm: Immediate)
26 25 21 20 16 15 0
时钟上升沿(0到 1的变化） 一个周期
Clock
下降沿
指令1
指令2
指令3
指令4
在时钟上升沿保存指令的结果和下一条指令的地址
c
5.1 执行指令所需的硬件电路
• 指令的执行过程
取指令 执行指令
—读取指令
程序计数器的值作为地址从存储器中 取指令 形 成 下 一 条 指 令 地 址
—分析指令 —按指令规定内容执行指令 —检查有无中断请求
c
取指部件(Instruction Fetch Unit)
• 每条指令都有的公共操作
– 取指令： M[PC] – 更新PC：PC ← PC + 4
转移(Branch and Jump)时，PC内容再次被更新为 “转移目标地址 ” 下地址 逻辑
Next Address Logic Address Instruction Word
rs rt P C a do Inst mem
we rna
rnb qa wn Regfile d clk qb b ALU
rd
a
aluc z r
clock
c
Sll指令 (Shift Left Logical)
sll rd, rt, sa ; rd <-- rt << sa
MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目的本实验旨在设计一个基于MIPS指令集架构的单周期CPU，具体包括CPU的指令集设计、流水线的划分与控制信号设计等。
通过本实验，可以深入理解计算机组成原理中的CPU设计原理，加深对计算机体系结构的理解。
二、实验原理MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集（RISC）架构的处理器设计，大大简化了指令系统的复杂性，有利于提高执行效率。
MIPS指令集由R、I、J三种格式的指令组成，主要包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
在单周期CPU设计中，每个指令的执行时间相同，每个时钟周期只执行一个指令。
单周期CPU的主要部件包括指令内存（IM）、数据存储器（DM）、寄存器文件（RF）、运算单元（ALU）、控制器等。
指令执行过程主要分为取指、译码、执行、访存、写回等阶段。
三、实验步骤1.设计CPU指令集：根据MIPS指令集的格式和功能，设计符合需求的指令集，包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
2.划分CPU流水线：将CPU的执行过程划分为取指、译码、执行、访存、写回等阶段，确定每个阶段的功能和控制信号。
3.设计控制器：根据CPU的流水线划分和指令集设计，设计控制器实现各个阶段的控制信号生成和时序控制。
4.集成测试：进行集成测试，验证CPU的指令执行功能和正确性，调试并优化设计。
5.性能评估：通过性能评估指标，如CPI（平均时钟周期数）、吞吐量等，评估CPU的性能优劣，进一步优化设计。
四、实验结果在实验中，成功设计了一个基于MIPS指令集架构的单周期CPU。
通过集成测试，验证了CPU的指令执行功能和正确性，实现了取指、译码、执行、访存、写回等阶段的正常工作。
同时，通过性能评估指标的测量，得到了CPU的性能参数，如CPI、吞吐量等。
通过性能评估，发现了CPU的性能瓶颈，并进行了相应的优化，提高了CPU的性能表现。
单周期cpu课程设计
单周期cpu课程设计一、课程目标知识目标：1. 学生能理解单周期CPU的工作原理，掌握其内部结构及功能。
2. 学生能描述单周期CPU的指令执行过程，包括取指、译码、执行、访存、写回等阶段。
3. 学生能解释单周期CPU中时钟、指令和数据的关系，并分析其性能特点。
技能目标：1. 学生能运用所学知识，设计并实现一个简单的单周期CPU。
2. 学生能运用仿真软件对单周期CPU进行功能仿真，验证其正确性。
3. 学生能通过课程学习，培养自己的逻辑思维和问题解决能力。
情感态度价值观目标：1. 学生能对计算机硬件及CPU产生兴趣，激发学习热情。
2. 学生能认识到CPU在计算机系统中的核心地位，增强对计算机科学的尊重和热爱。
3. 学生能在团队协作中发挥积极作用，培养合作精神和沟通能力。
课程性质：本课程为计算机科学与技术专业核心课程，旨在让学生了解CPU的基本原理，掌握单周期CPU的设计方法。
学生特点：学生已经具备一定的数字逻辑电路基础，具有一定的编程能力和逻辑思维能力。
教学要求：结合学生特点，注重理论与实践相结合，引导学生通过课程学习，达到课程目标所规定的知识、技能和情感态度价值观要求。
在教学过程中，关注学生的个体差异，鼓励学生积极参与，培养其独立思考和解决问题的能力。
通过课程目标的分解，确保教学设计和评估的针对性和有效性。
二、教学内容1. 单周期CPU概述：介绍CPU的发展历程，单周期CPU的概念及其在计算机系统中的作用。
教材章节：第1章 计算机系统概述2. 单周期CPU内部结构：讲解CPU的内部组成部分，包括控制单元、算术逻辑单元（ALU）、寄存器组、程序计数器等。
教材章节：第2章 CPU内部结构3. 指令集与指令执行过程：分析指令集的设计，讲解单周期CPU指令执行过程中各阶段的任务和实现方法。
教材章节：第3章 指令集与指令执行4. 时序控制与性能分析：探讨时钟、指令和数据的关系，分析单周期CPU的性能特点。
教材章节：第4章 时序控制与性能分析5. 单周期CPU设计方法：介绍设计单周期CPU的步骤，包括电路设计、指令集设计、时序控制等。
单周期cpu设计文档
Extop
O
控制 ext 拓展方式 00：无符号扩展 01：高 16 位补 0 10：低 16 位补 0
Aluop[2:0]
O
控制 cpu 进行相应的运算 000：加 001：减 01unc[5:0]
100001 000000 100011 000000 001101 100011 101011 000100 001111 000000 000000
2.GPR
模块接口 信号名 RegData[31:0] RegWrite Clk Reset A1[4:0] A2[4:0] RegAddr[4:0] Rd1[31:0] Rd2[31:0] 方向 I I I I I I I O O 32 位写入数据 写入控制信号 时钟信号 复位信号 1：复位 0：无效 读寄存器地址 1 读寄存器地址 2 写寄存器地址 32 位输出数据 1 32 位输出数据 2 描述
Opcode[5:0]
addu RegDst RegWrite ALUsrc MemtoReg MemWrite nPC_sel 1 1 0 0 0 0
subu 1 1 0 0 0 0
ori 0 1 1 0 0 0
lw 0 1 1 1 0 0
sw X 0 1 X 1 0
beq X 0 0 X 0 1
功能定义 序号 1 2 3 复位 取指令 计算下一条指 令的地址 功能 描述 当复位信号有效时，PC 被设置为 0x00000000 根据 PC 从 IM 中取出指令 如果当前的指令不是 beq 指令，PC=PC+4 如果当前指令 是 beq 指令，且 Zero=1 则 PC=PC+4+offset
MemtoReg= o5 o4 o3 o2 o1o0
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1)设计一个单周期CPU，能实现基本的指令功能，如ADD，SUB指令实现对操作数加减功能，LW，SW指令实现从存储器取数和存数，J指令实现指令间的跳转。
2)采用模块化设计CPU，通过模拟仿真保证各模块的正确性，以保证最终CPU功能的正确性，能正确地在FPGA板上完成指令设计的效果。
3)通过设计合理的16位指令，实现从存储器取初始数和存数，对初始数进行加减操作，通过修改存储器初始数据，实现FPGA上LED显示无限加n减m的效果。
3.1.5数据选择器
数据选择器主要是解决数据来源问题，通过控制信号使数据选择器选择的数据端口不同，此数据选择器可选用软件封装的2选1选择器。
3.1.6ALU单元
ALU单元主要用于将输入端的两个数做加减操作，通过控制信号01的变化产生运算，该ALU可以使用软件封装的加减ALU（LPM-ADD-SUB），当控制信号为1时作加法，为0时作减法。
图3器件模块设计方案图
从上图我们可以看出各单元之间的联系：初始数据从数据存储器RAM中取出，通过两种数据传入方式：一种是不经过数据选择器，另一种是经过数据选择器，数据传入到寄存器组中作为寄存器数据。而后当传入的是地址数据时，就从寄存器取出，经过ALU运算单元，将数据传入寄存器组中保存或传入数据存储器中保存。在整个过程中，PC计数器自动加1作为地址去指令存储器ROM中取指令作为此轮执行的指令数据，而控制器在整个过程中依据指令数据的指令码产生相应的控制信号（操作码）控制器件的运作，从而完成整个CPU的执行功能。下面我们将对主要的单元进行简要概述。
（1）取指令(IF)：根据程序计数器PC中的指令地址，从指令存储器中取出一条指令，同时PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。
（2）指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，由指令的[15-12]位产生相应的操作控制信号，用于驱动执行状态中的各种操作。
二、课程设计器C微型计算机和FPGA板--Cyclone III系列，型号EP3C16U484C6实验开发板以及USB连接线。
2.2 软件平台
1)操作系统：Win7；
2)开发平台：Quartus II 9.0集成开发软件；
3)编程语言：VerilogHDL硬件描述语言。
3.1.3存储器
存储器分为两种类型：一种是数据存储器RAM，另一种是地址存储器ROM。考虑到设计的方便，否则使用寄存器设计存储器也是可行的。
3.1.3.1数据储存器
数据存储器为RAM型，表示可读可写，所以数据储存器有4个端口，当写信号有效时，应给出写的地址及数据，再加上时钟信号，这里的数据存储器采用软件封装好的RAM-1-PORT存储器。
rd（3位）
reserved
此ADD加法指令完成的功能是：将rs3位对应的寄存器的数和rt3位对应的寄存器的数相加，结果数据存放至rd3位对应的寄存器的位置，reserved作为保留位。
（2）SUB指令
0110（4位）
rs（3位）
rt（3位）
rd（3位）
reserved
此SUB减法指令完成的功能是：将rs3位对应的寄存器的数和rt3位对应的寄存器的数相减，结果数据存放至rd3位对应的寄存器的位置，reserved作为保留位。
图1CPU宏观设计方案
3.1指令模块
3.1.1指令格式简要设计
本CPU实验是针对16位指令数据设计的，所以应当合理划分指令数据区间段的指令相应的功能。从下图2可以看出，16位指令数据划分为5个区间段，指令的[15-12]位作为控制位传入控制器产生控制信号，指令[11-9]位作为地址1从寄存器取数输出数据到寄存器1号输出口，指令[8-6]位作为地址2从寄存器取数输出数据到寄存器2号输出口，指令[5-3]位与指令[8-6]位作为数据选择器选择地址输入寄存器写地址口，指令[5-0]位作为扩展单元输入，扩展数据成16位。另外指令[11-0]位作为扩展输入，扩展成16位数据作为PC计数器的选择器一端。
4.2.1寄存器组
由上面总体设计方案中指出，每个寄存器应该由16个D触发器构成，为了避免设计复杂，我们采用迭代的设计方法，即先由单个D触发器设计成包含2个D触发器模块，图6示出了由单个D触发器构成2个D触发器模块。为了避免篇幅颇多，这仅展示由8个D触发器构成最终16个D触发器的示意图，如图7，以及最终16位D触发器综合模块效果，如图8。
（3）指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。
（4）存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。
（5）结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。
图2指令格式简要设计图
3.2器件单元模块
此模块的设计是CPU设计的核心部分，它主要涉及到CPU中多个器件的设计。我们依然采用模块设计方案，把总体设计拆分成多个相互独立的器件，再对每部分器件单独设计。在此模块中包括：寄存器组、控制器、存储器、PC计数器、数据选择器、ALU单元这六大主要单元。如下图2所示，展示出六大单元的设计方案以及六大单元之间的联系。
1.1设计目的
1.2设计目标
二、课程设计器材
2.1硬件平台
2.2 软件平台
三、CPU逻辑设计总体方案
3.1 指令模块
3.2 部件模块
四、模块详细设计
4.1 指令设计模块
4.2 部件设计模块
五、实验数据
5.1 初始数据
5.2 指令数据
六、结论和体会
七、参考文献
摘 要
本CPU设计实验以QuartusII 9.0为软件设计平台，以Cyclone采III型号EP3C16F484C6为FPGA实测板。此CPU设计采用模块化设计方案，首先设计指令格式模块，此模块决定CPU各个部件的接口数据容量及数量，再对CPU各个部件独立设计实现，主要涉及的部件有：寄存器组、控制器、存储器、PC计数器、数据选择器、ALU单元以及扩展单元。分部件的设计通过软件平台模拟仿真各部件的功能，在确保各部件功能正确的情况下，将所有部件模块整合在一起实现16位指令的CPU功能。再按照指令格式设计的要求，设计出一套能完整运行的指令，加载到指令存储器中，最终通过在FPGA实测板上实现了加2减1的循环运算效果，若要实现其他效果，也可更改指令存储器或数据存储器的数据而不需要对内部部件进行更改元件。
3.1.3.2指令存储器
指令存储器为ROM型，表示只读，所以地址存储器有2个端口，应给出读的地址信号以及时钟信号这里的数据存储器采用软件封装好的ROM-1-PORT存储器。
3.1.4PC计数器
PC计数器主要作为执行一条指令后，地址自动加1到指令存储器中取16位指令作为此轮操作。故PC计数器应能等待一个时钟后将加1后的数据送至指令存取器中，所以它应包括ALU累加器（一端为1）和寄存器（当一个时钟信号到来，将数据输出），书中还包括一个数据选择器，用于设置PC的值，以至于不会无限增长，实现J指令。
关键词：CPU设计、16位指令格式、模块化设计、Quartus软件、CPU各部件
一、设计目的与目标
1.1设计目的
1)了解Quartus II软件的使用，学习软件环境下设计CPU的基本过程；
2)在Quartus II平台上完成各个单元的设计，加深对每个单元（控制器、寄存器、存储器等）工作原理的理解；
3)对各个单元组合而成的CPU进行指令测试，配合使用模拟仿真，了解指令和数据在各个单元中的传输过程及方向。
3.1.1寄存器组
寄存器组是作为保存数据的器件，故应使用时钟触发的D触发器（DFFE），等待一个时钟到来将数据传出去。本实验设计为16位CPU，故每个寄存器应为16位，即每个寄存器是由16个D触发器扩展而成。考虑到指令从寄存器取数位数为3位，所以可以设置8个寄存器用于保存数据，如果是写地址的3位指令通过74138（3-8译码器）译码作为寄存器的有效EN使能端输出数据；如果是读地址的3位指令数据通过8位扩展数据选择器（LPM-MUX）选择数据输出。
3.1.2控制器
控制器是作为CPU控制信号产生的器件，通过产生控制信号，使其他器件有效或无效，因此控制器的设计显得尤为重要。控制器的设计主要如下：先必须自己设计好各功能指令的4位01码（指令的[15-12]），然后针对某个控制信号，找出使其为1的功能指令，对每个功能指令的0位上取非，然后4位相与，之后将所有为1的功能指令相或，结果作为此控制信号。对每个控制信号执行重复操作，控制器也就是这些信号的组合。
三、CPU逻辑设计总体方案
单周期CPU设计方案从宏观上把握主要分为器件模块和指令/数据模块这两大模块，器件模块是指令模块的载体，指令数据在器件上流动，指令数据的格式是器件模块的主宰。所以当设计CPU时，我们采用模块化设计，单独对着两模块进行设计，考虑到指令数据模块的格式决定指令器件模块接口的数据容量大小，所以应先完成指令数据模块的格式设计。
（3）LW指令
1001（4位）
base（3位）
rt（3位）
offset（6位）
此LW指令完成的功能是：将base3位对应的寄存器的数和offset6位扩展成16位数据相加，结果作为数据存储器地址，取出地址对应的数据存放到rt3位对应的寄存器中。
（4）SW指令
0001（4位）
base（3位）
rt（3位）
图9寄存器组综合模块
下面我们来看寄存器组综合模块的详细设计，如图10所示。主要有3处值得注意：
因为我们设计的从寄存器取数的指令位数为3位，所以最多可寻8个寄存器，所以可看到图中示出了8个16位D触发器的综合模块。
图4单周期CPU指令处理过程