实验二-加法器的设计与仿真

实验二-加法器的设计与仿真

实验二加法器的设计与仿真班级：智能1401

姓名：蒙寿伟

学号：201408070120

1．全加器

用途：实现一位全加操作

逻辑图：

真值表：

X Y CIN S COUT

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

波形图：

VHDL:

波形图：

结论：

一位全加器是由两个半加器组成。x,y分别是两位相加的二进制输入信号，cin是进位输入端，cout是进位输出端，s是和的低位输出端。

2．四位串行加法器逻辑图：

波形图：

VHDL：

波形图：

结论：

由逻辑图及仿真图可知，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行。这种加法器的逻辑电路比较简单，但它的运算速度不快。

3．74283：4位先行进位全加器（4-Bit Full Adder）逻辑图：

真值表：

波形图：

VHDL:

波形图：

结论：

四位先行加法器的进位彼此独立产生，只与输入数据和cin有关，将各级间的进位级联传播去掉了，因此减小了进位产生的延迟，大大提高了运算速度。缺点是电路较复杂。

实验心得：

通过此次试验，加深了我对加法器的理解，对其的功能和用途有了更加深入的了解。加法器最基础的部件是半加器，两个半加器可以构成一个全加器。同理，四个全加器通过级联可以构成一个四位加法器。加法器最核心的问题是处理好输入和输出以及进位之间的关系。比如，四位串行加法器，它的每一个进位输出对应下一个进位输入。

此外，在用VHDL语言描述四位串行加法器的过程中，我学习了VHDL语言&运算的使用。不管一个实验简单与否，只要认真去做，总会有所收获的。