基于流水线结构的浮点加法器IP核设计

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陋的论文得到两院院士关注ｌ软件时空

后选择其尾数进入右移模块．如图２ａ所示。该部分的功能是使移部件和指数修止部件分别进行左移操作和指数修止，并最后两个数的指数位相同．以便进行尾数部分的加法运算。输出整个浮点加法运算的结果。指数修正部件在收到移位位数图２ａ中，Ｅ１、Ｅ２分别为两操作数的指数部分，Ｍ１、Ｍ２为对信号后。会将较大的指数Ｅｘ减去移位位数作为最后的指数输应的尾数部分，Ｅｘ为两指数中较大的一个指数，Ｒｍ为尾数右出。该两部分如图３ｂ所示。

移位数，ｒｓａ为需要进行右移操作的尾数，ａｄｌ为进入加法器的图中ｌｎｕｍ为前导判断出的左移位数。ｉｎａｎ为左移后的尾另一个操作数的尾数。数部分．Ｅｘｐ为修正后的指数部分；Ｖ表示指数溢出，ＵＦ表示指３．３右移部分及指数加１部分数下溢．它们用于标志位。

该部分是流水线的第二级。需要右移的尾数在进入右移网络后右移。在尾数相加时有可能会出现溢出的情况，因此需要对在第一级中输出的指数加“ｌ”操作．其结果作为尾数溢出时输出的指数．ｇａｐＥｘｌ。Ｅｘ＿ｖ表示在Ｅｘ加“ｌ”时，指数溢出，也就是浮点数相加时上溢的情况。该部分如图２ｂ所示。

毕南串

●ｔｈｌｈｈ，棚

（ａ）（ｂ）

图２指数对阶及右移网络

３．４加法部件

加法部件的延时向来都在浮点加法器中起关键的作用。此时，尾数部分的加法就可以按照定点数来处理ｒ。定点加法器的常用算法中有行波进位（ＲＣＡ），超前进位（ＣＬＡ），和选择进位（ＣＳＡ）算法。行波进位结构简单，硬件开销少，但进位串行逐级向前传递．在位宽较大时时延会变得难以忍受：而超前进位结构消除了进位逐级传递的效应．且各级的进位输出将同时产生，其速度也最快．但硬件开销也最大；选择进位（ＣＳＡ）结构则将进位链分组并行。组间采用串行方式连接。每组有两条路径，进位输入为…０’和“ｌ”的丽种情况，通过两条路径同时计算。一旦该组进位输入信号到来，通过多路选择器就可选择出正确的进位输出及和输出．其速度和硬件开销都介于ＲＣＡ和ＣＬＡ之间，而在位宽较小的情况下（如３２位）时，其速度与ＣＬＡ相差不大，因此本文中采用ＣＳＡ结构。该部分如图３ａ所示。在Ｄｃ综合后，该部件的延时为１．５６ｎｓ．为整个浮点加法器中的关键路径。啦槎

（ａ）（ｂ）

图３加法器及尾数规格化

３．５规格化部件及指数修正部件

规格化部件和指数修正部件分为两级流水线，第四级流水线主要产生前导…０’或…１’的判断．经过编码产生移位位数信号。与ＩＥＥＥ７５４数据格式不同的是．在做前导判断的时候，ＩＥＥＥ７５４只需要检查第一个“ｌ”的位置．而１＇Ｉ格式是要对与符号数的相反数进行查询．其过程相对复杂，因此本文将该部分单独作为一级流水线处理。第五级流水线则将移位信号送入左

４结论

本文设计的是一种高速浮点加法器的ＩＰ软核，使用ＳＭＩＣ提供０．１８ｕｎｌＣＭＯＳ丁艺单元库并采用Ｓｙｎｏｐｓｙｓ公司的ＤｅｓｉｇｎＣｏｉｎｐｉｌｅｒ软件进行综合后发现。如果使用传统的加法器结构，整个设计的关键路径延时为６．３ｎｓ．其最高理论运行频率为１５８ＭＨｚ．综合后的单元面积为６５８５９ｕｍ２。而采用本文的加法器结构、算法以及使用流水线分层后，关键路径的延时仅为１．５６ｎｓ．工作频率可达５００ＭＨｚ以上，单元面积为６６７４２ｕｍ２。由此可见．在单元面积并未明显增加的基础上。本文方法大幅度的提高了加法器的性能。图４为使用ＮＣ—Ｖｅｒｉｌｏｇ软件。采用周期为２ｎｓ的时钟仿真综合后电路的仿真波形。

本文作者创新点：对传统加法器进行５级流水线合理划分．达到设计高速浮点加法器的目的。

幽４电路仿真波形图

参考文献

『ｌｌＲ．ＶＫ．Ｐ｛ｌｌａｉ，Ｄ．ＡＬ—Ｋｈａｌｉｌｉ，Ａ．Ｊ．ＡＬ—ＫｈａｌｉｌｉａｎｄＳ．Ｙ．Ａ．Ｓｈａｈ．ＡｌｏｗＰｏｗｅｒＡｐｐｒｏａｃｈｔｏＦｌｏａｔｉｎｇＰｏｉｎｔＡｄｄｅｒＤｅｓｉｇｎｆｏｒＤＳＰＡｐ・－ｐｌｉｃａｔｉｏｎｓ．ＪｏｕｎａｌｏｆＶＬＳＩＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ２７，１９５－２１３，２００１［２］ＤｅｎｚｉｌＦｅｍａｎｄｅｓ，ＶｉｊａｙＲａｊ，ＮａｒｓｉｍｈａｎＤｏｒｉｓｗａｍｙ．ＡＳｙｎｔｈｅｓｉｓＴｏｏｌＢａｓｅｄＤｅｓｉｇｎｏｆＡ１ｌ１ＭＨｚＣＭＯＳＦｌｏａｔｉｎｇＰｏｉｎｔＡｄｄｅｒＷｉｔｈＢｕｉｌｔＩｎＴｅｓｔａｂｉｌｉｔｙ．ＩＥＥＥ１９９３

【３１Ｄ．Ｎａｒａｓｉｍｈａｎ，Ｄ．Ｆｅｍａｎｄｅｓ，Ｖ．Ｋ．Ｒ且ｊ＿Ｊ．Ｄｏｒｅｎｂｏｓｃｈ，Ｍ．Ｂｏｗｄｅｎ，Ｖ．Ｓ．ＫａｐｏｏｒＡ１００ＭＨｚＦＰＧＡＢａｓｅｄＦｌｏａｔｉｎｇＰｏｉｎｔＡｄｄｅｒ．ＩＥＥＥ１９９３０—７８０３—０８２６－３／９３

【４］ＮＥＩＬＢＵＲＧＥＳＳ．ＮｅｗＭｏｄｅｌｓｏｆＰｒｅｆｉｘＡｄｄｅｒＴｏｐｏｌｏｇｉｅｓ．Ｊｏｕｒ－ｎａｌｏｆＶＬＳＩＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ４０，１２５—１４１，２００５．

【５］ＴＭＳ３２０Ｃ３ｘＵｓｅｒ’ｓＧｕｉｄｅ．２００４．

『６１钟冬庆。嵌入式ＤＳＰ处理器的体系结构设计。微计算机信息，２００６，１０Ｚ：７０一７１．

作者简介：夏杰（１９８１一），男（汉），江苏江阴人，江南大学信息工程学院．硕士，研究方向为数字电路设计。

Ｂｉｏｇｒａｐｈｙ：ＸＩＡＪｉｅ，ｍａｌｅ（ｂａｎ），Ｊｉａｎｇｙｉｎ，Ｊｉａｎｇｓｕ，Ｉｎｆｏｒｍａｔｉｏｎｄｅ・ｐａｒｔｍｅｎｔｏｆＪｉａｎｇｎａｎＵｎｉｖｅｒｓｉｔｙ，Ｍａｓｔｅｒ，ＭａｊｏｒｉｎＤｉｇｉｔａｌＣｉｒｃｕｉｔＤｅｓｉｇｎ．

（２１４１２２无锡江南大学信息工程学院）夏杰宣志斌

（２１４０３５无锡中国电子科技集团第５８研究所）薛忠杰

通讯地址：（２１４１２２无锡江南大学信息工程学院）夏杰

（收稿日期：２００８．７．２５）（修稿日期：２００８．９．１５）（多目自控嗣邮局订阅号：８２－９４６

３６。元，年一１９３—

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