任务3 VHDL的赋值语句

进行的，或者说是并行运行的，其执行 方式与书写的顺序无关。
来，也可以是互为独立、互不相关、异 步运行的(如多时钟情况)。
在执行中，并行语句之间可以有信息往
每一并行语句内部的语句运行方式可以
有两种不同的方式，即并行执行方式(如 块语句)和顺序执行方式(如进程语句)。
Architecture
Begin

ARCHITECTURE
式 BEGIN p1:PROCESS(a,b) VARIABLE comb:STD_LOGIC_VECTOR(1 DOWNTO 0); -变量定义 BEGIN comb:= a & b; --变量赋值（此处为用并置运算符将 a和b连接成一个两位矢量） CASE comb IS --CASE_WHEN多项选择语句 WHEN “00”=>y<=„1‟; --当ab=00时，y=1 WHEN “01”=>y<=„1‟; --当ab=01时，y=1 WHEN “10”=>y<=„1‟; --当ab=10时，y=1 WHEN “11”=>y<=„0‟; --当ab=11时，y=0 WHEN OTHERS=>y<=„X‟; --当ab的取值为其他情况时， y的取值不确定 END CASE; END PROCESS p1; END 赋值语句
语法格式：
signal_name <= 逻辑表达式
VHDL支持所有的标准逻辑运算：
AND, OR, NOT, XOR, XNOR, NAND
例：4
选 1 数据选择器
a b c d
s
2 x
mux
Architecture a of mux4_1 is Begin x <= (a AND NOT(s(1)) AND NOT(s(0))) OR (b AND NOT(s(1)) AND s(0)) OR (c AND s(1) AND NOT(s(0))) OR (d AND s(1) AND s(0)) ; 逻辑表达式 End a;
x <= a when (s = “00”) else b when (s = “01”) else c when (s = “10”) else d; 隐含了所有未
列出的条件 隐含了优 先权 s 2 x
s是Std_Logic_Vector数据
类型。 其每一位值包括 ‘0’,’1’,’X‟,‟Z‟等
任务3
掌握VHDL的基本功能描述语 句 ----信号赋值语句
构造体 说明语句
构 造 体 结 构 图
功能描述语句 块语句 进程语句 信号赋值语句 子程序调用语句
元件例化语句
并行语句
并行语句1 signal 并行语句2 signal
并行语句3
构 造 体
并行语句
各种并行语句在结构体中的执行是同步
j <= w when x when y when z when „0‟ ; (a (b (c (d = = = = „1‟) „1‟) „1‟) „1‟) else else else else
允许有多个 控制信号
选择信号赋值语句(With_Select_When)
语法格式：
WITH selection_signal SELECT signal_name <= value_1 WHEN value_2 WHEN ... value_n WHEN value_x WHEN
LIBRARY IEEE; --调用IEEE库 USE IEEE.STD_LOGIC_1164.ALL ENTITY logic IS ――实体说明，定义实体名为logic PORT( a，b，c，d：IN STD_LOGIC； ――输入端口说明 y ：OUT STD_LOGIC)； ――输出端口说明 END logic； ――定义a，b，c，d是输入端口信号，y是输出端口信号 ARCHITECTURE jia OF logic IS SIGNAL e, f： STD_LOGIC ； ――定义e、f是内部信号 BEGIN f ﹤﹦ a AND b; ――以下三条并行语句与顺序无关 y﹤﹦ f OR e； e﹤﹦ c XOR d； END jia；
Y＝ab＋
cd
ENTITY logic IS ――实体说明，定义实体名为logic PORT( a，b，c，d：IN BIT； ――输入端口说明 y ：OUT BIT)； ――输出端口说明 END logic； ――定义a，b，c，d是输入端口信号，y是输出端口信号 ARCHITECTURE jia OF logic IS SIGNAL e,f：BIT； ――定义e,f是内部信号 BEGIN f ﹤﹦ a AND b; ――以下三条并行语句与顺序无关 y﹤﹦ f OR e； e﹤﹦c XOR d； END jia；
条件信号赋值语句( When_Else )
语法格式：
signal_name <=
value_1 WHEN condition1 ELSE value_2 WHEN condition2 ELSE ... value_n WHEN conditionn ELSE value_x;
When_Else语句举例(1)
nand2_2 OF nand2 IS --结构体2：行为描述方
CONFIGURATION
pz OF nand2 IS
--配置语句，
指明用哪一个结构体 FOR nand2_1 END FOR; END CONFIGURATION;
ENTITY mux21a IS ――实体说明，定义实体名为 mux21 PORT（a，b：IN BIT； ――输入端口说明，定义a,b,s 为输入端口信号 s：IN BIT； y：OUT BIT）； ――输出端口说明，定义y为 输出端口信号 END ENTITY mux21a； ARCHITECTURE one OF mux21a IS ――结构体说明 BEGIN y﹤﹦a WHEN s＝‘0‟ ELSE ――当s=0时，y=a b； ――当s≠0时，y=b END ARCHITECTURE one；
进程和进程之 间是并行的 进程和进程之 间的数据交换 通过信号完成 进程内部是顺 序语句
PROCESSn
进程语句
基本格式：
[进程名称:] PROCESS(敏感信号1,敏感信号2,……)
〈说明区〉 BEGIN 〈顺序语句〉 END PROCESS [进程名称]；
LIBRARY IEEE; --调用IEEE库 USE IEEE.STD_LOGIC_1164.ALL; --调用IEEE库 中的STD_LOGIC_1164.ALL程序包 ENTITY nand2 IS --实体说 (PORT a,b: IN STD_LOGIC; --输入端口说明 Y: OUT STD_LOGIC); --输出端口说明 END nand2； ARCHITECTURE nand2_1 OF nand2 IS --结构体1： 数据流描述方式 BEGIN y﹤﹦a NAND b; --简单并行信号赋值语 句 END nand2_1;
a b c d
mux
条件信号赋值语句( When_Else )
根据指定条件对信号赋值，条件可以为
任意逻辑表达式
根据条件出现的先后次序，ELSE子句
有优先权(按顺序逐条测试条件)
最后一个
的条件
ELSE子句隐含了所有未列出
每一子句的结尾没有标点，只有最后一
句有分号
When_Else语句举例(2)
value_a, value_b, value_n, OTHERS;
With_Select_When语句举例（1）
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cmpl_sig IS PORT ( a, b,c,d: IN STD_LOGIC; x : OUT STD_LOGIC); s s: IN STD_LOGIC_VECTOR(1 downto 0); 2 END cmpl_sig; ARCHITECTURE logic OF cmpl_sig IS a BEGIN b WITH s SELECT mux c x <=a WHEN “00”, b WHEN “01”, d c WHEN “10”, d WHEN OTHERS; 加Others语句
x
选择信号赋值语句( With_Select_When )
所有的“WHEN”子句必须是互斥的 一般用
“When Others”来处理未考虑 到的情况 (<=)
只有一个参考信号和赋值符
每一子句结尾是逗号，最后一句是分号 每个WHEN子句可以包含多个条件:
With_Select_Then语句举例（2）
WITH s SELECT x <= a WHEN ”000” | “001” | “010”, b WHEN "101" | "111", c WHEN OTHERS; 表示或逻辑
构造体 说明语句
构 造 体 结 构 图
功能描述语句 块语句
进程语句 信号赋值语句 子程序调用语句 元件例化语句
进程语句
Architecture
Begin
进程1
进程2
When-Else A <= “0011” 进程1
End
进程2 A <= “0011”
When-Else
End
构造体 说明语句
构 造 体 结 构 图
功能描述语句 块语句 进程语句 信号赋值语句 子程序调用语句
元件例化语句
信号赋值语句
直接信号赋值语句 条件信号赋值语句
VHDL中最重要的语句，具有并行和