VerilogHDL流水灯设计讲课稿
verilog- HDL实现流水灯
用verilog实现流水灯module flow_deng(input wire pin_clk_in,input wire pin_rest_n ,input wire [1:0] pin_ctrl,output reg [7:0] pin_led_out);wire clk ;reg [31: 0] counter32;//fen pingalways @ (posedge pin_clk_in or negedge pin_rest_n) begin if(pin_rest_n==1'b0) begincounter32 <= 32'b0;endelse begincounter32 <= counter32+1'b1;endendassign clk = counter32[3] ; //16 fen pinreg [4:0] state;parameter [4:0] IDLE =5'b0_0001;parameter [4:0] RIGHT =5'b0_0010;parameter [4:0] LEFT =5'b0_0100;parameter [4:0] DOUB_LEFT =5'b0_1000;parameter [4:0] ERROR =5'b1_0000;reg [4:0] cur_sta;always @ (posedge clk or negedge pin_rest_n) begin if(pin_rest_n==1'b0) beginstate <= IDLE ;endelse begincase (state)IDLE : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendLEFT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendRIGHT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendDOUB_LEFT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendERROR : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endenddefault: state <= IDLE ;endcaseendendalways @ (posedge clk or negedge pin_rest_n) beginif (pin_rest_n == 1'b0) beginpin_led_out[7:0]<=8'b0000_0000 ;endelse begincase (state)IDLE : beginpin_led_out [7:0] <=8'b0000_0000 ;endLEFT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5]+pin_led_out[6]+pin_led_out[7])!=8'd1 ) beginpin_led_out[7:0] <= 8'b0000_0001;endelse beginpin_led_out[7:1] <= pin_led_out[6:0];pin_led_out[0] <= pin_led_out[7];endendRIGHT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5 ]+pin_led_out[6]+pin_led_out[7])!=8'd1 ) beginpin_led_out [7:0] <= 8'b0000_0001 ;endelse beginpin_led_out [6:0] <= pin_led_out [7:1] ;pin_led_out [7] <= pin_led_out [0] ;endendDOUB_LEFT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5] +pin_led_out[6]+pin_led_out[7])!=8'd2 ) beginpin_led_out [7:0] <= 8'b0000_0011 ;endelse beginpin_led_out [7:1] <= pin_led_out [6:0] ;pin_led_out [0] <= pin_led_out [7] ;endendERROR : beginpin_led_out [7:0]<=8'b1111_1111;enddefault : pin_led_out [7:0] <= 8'b0000_0000;endcaseendendendmodule。
最新verilog语言的FPGA变速花样流水灯设计
v e r i l o g语言的F PG A变速花样流水灯设计基于XILINX--XSE500E型FPGA的变速流水灯以及花样流水灯的verilog语言设计摘要临近大四毕业，诸多工科院校电子电科通信等专业会选择用FPGA项目作为课程设计的课题，笔者同样经历了这个过程，收获颇多，在此将设计成果在此分享，以帮助大家更好掌握FPGA设计。
FPGA种类繁多，时效性非常好，设计过程中十分注重实时性，在时间点控制上非常优秀。
此次设计采用XILINX的XSE500E型芯片的开发板，芯片采用FG320型接口，速度级别-4。
板载时钟50MHz，如需其他时钟周期，可采用IP 核中的clocking，其中的 DCM可以实现变频，引入DCM，输入频率50MHz，输出频率填入需要的频率即可，之后进行实例化。
此外，可以借助计数器进行延时减速，此次设计采用了计数器延时方法。
本次列举了四种流水灯相关设计：普通流水灯（向左和向右滚动），自动反复式流水灯（到最右端自动向左滚动，到左端自动向右滚动），花样流水灯，变速流水灯。
谢谢大家的支持！正文一，普通流水灯1，建模思想普通流水灯，可以向右滚动，到最右端返回最左端，也可以向左滚动，到最左端返回最右端。
普通流水灯模块涉及的端口有：clk，它是时钟输入，一般就是板载时钟，这里是50MHz，具体参照开发板说明。
还有复位输入rst,高电平有效。
此外就是led端口，这个端口有8根管脚，共8位，连接8个led灯。
采用verilog语言，端口定义格式如下：module led(input clk,input rst,output reg[7:0] led //此行定义说明led端口既是驱动管脚的，又是寄存器);采用过程建模，这里不采用行为建模和功能建模，因为这个过程就是一个大循环，规律性极强。
由于板载时钟50MHz,如果每个时钟周期都要滚动流水灯，那么速度是惊人的，人眼根本无法分辨。
所以采用计数器延时，当计数达到约4千万时候，驱动系统进行动作，可以判断，也可以进行流水灯动作。
verilogCPLD流水灯课程设计
verilogCPLD流水灯课程设计一、课程目标知识目标：1. 学生理解Verilog HDL基本语法和结构，掌握CPLD的基本原理和使用方法。
2. 学生能够描述流水灯的工作原理，并运用Verilog HDL编写程序实现流水灯的功能。
3. 学生了解数字电路设计中时序控制的重要性，并掌握基本时序电路的设计方法。
技能目标：1. 学生能够使用Verilog HDL进行基本程序编写，具备CPLD程序烧录和调试的能力。
2. 学生通过课程实践，培养动手操作能力，提高问题解决能力。
3. 学生能够运用所学知识，进行小组合作，完成流水灯课程的综合性设计。
情感态度价值观目标：1. 学生培养对电子设计的兴趣，增强学习主动性和积极性。
2. 学生在课程实践中，培养团队合作精神，提高沟通与协作能力。
3. 学生认识到电子技术在日常生活中的应用，激发创新意识和实践欲望。
课程性质：本课程为电子技术实践课程，以培养学生的实际操作能力和综合设计能力为主。
学生特点：学生已具备一定的电子技术基础知识，对Verilog HDL和CPLD有一定了解，但实际操作能力有待提高。
教学要求：结合学生特点，注重理论与实践相结合，提高学生的动手能力和创新意识。
在教学过程中，强调团队合作，培养学生沟通协作能力。
通过课程目标的实现，使学生能够独立完成流水灯的设计与实现。
二、教学内容1. Verilog HDL基础语法与结构复习：重点回顾数据类型、运算符、控制语句等基本概念，确保学生能够熟练运用Verilog进行编程。
教材章节：第二章Verilog HDL基础2. CPLD基本原理与使用方法：介绍CPLD的内部结构、工作原理以及编程方法，使学生了解并掌握CPLD的基本使用。
教材章节：第三章CPLD/FPGA原理与应用3. 流水灯工作原理与设计：详细讲解流水灯的工作原理，分析设计思路，指导学生进行Verilog程序编写。
教材章节：第四章数字电路设计实例4. 时序控制与基本时序电路设计：探讨时序控制的重要性，教授基本时序电路的设计方法，为流水灯设计提供技术支持。
FPGA入门系列实验教程——流水灯
FPGA入门系列实验教程——LED流水灯1.实验任务让实验板上的8个LED实现流水灯的功能。
通过这个实验，进一步掌握采用计数与判断的方式来实现分频的Verilog HDL的编程方法以及移位运算符的使用。
2.实验环境硬件实验环境为艾米电子工作室型号EP2C8Q208C8增强版开发套件。
软件实验环境为Quartus II8.1开发软件。
3.实验原理流水灯，顾名思义就是让LED象水一样的点亮。
如果把流水做慢动作播放，可以想象到其实就是移动，即：把水块不断地向同一方向移动，而原来的水块保持不动，就形成了流水。
同样，如果使得最左边的灯先亮；然后，通过移位，在其右侧的灯，由左向右依次点亮，而已经亮的灯又不灭，便形成了向右的流水灯。
初始状态时，8个灯都不亮。
每来一个时钟脉冲CLK，计数器就加1。
每当判断出计数器中的数值达到25000000时，就会点亮一个灯，并进行移位。
FPGA输出的数据就应该首先是10000000，隔1秒钟变成11000000……一直变化到11111111，这样，依次点亮所有的灯，就形成了流水灯。
而当8个灯都点亮时，需要一个操作使得所有的灯恢复为初始状态，即：灯都不亮。
然后，再一次流水即可。
如果是右移位，就出现向右流水的现象；反之，向左流水。
4.实验程序module ledwater(clk,led);//模块名及端口参数output[7:0]led;//输出端口定义input clk;//输入端口定义，50M时钟reg[8:0]led_out;//变量led_out定义为寄存器型reg[8:0]led_out1;//变量led_out1定义为寄存器型reg[25:0]buffer;//中间变量buffer定义为寄存器型always@(posedge clk)beginbuffer=buffer+1;if(buffer==26'd2*******)//判别buffer数值为25000000时，做输出处理beginled_out=led_out<<1;//led向左移位，空闲位自动添0补位if(led_out==9'b000000000)led_out=9'b111111111;led_out1=~led_out;//取反输出endendassign led=led_out1[7:0];endmodule5.实验步骤（1）建立新工程项目：打开Quartus II软件，进入集成开发环境，点击File→New project wizard建立一个工程项目ledwater。
[Keil][Verilog][微机原理]流水灯、存储器、外部中断实验_北京邮电大学计算机。。。
![[Keil][Verilog][微机原理]流水灯、存储器、外部中断实验_北京邮电大学计算机。。。](https://img.taocdn.com/s3/m/5212916000f69e3143323968011ca300a6c3f676.png)
[Keil][Verilog][微机原理]流⽔灯、存储器、外部中断实验_北京邮电⼤学计算机。
计算机原理与应⽤实验-流⽔灯、存储器、外部中断实验1 实验⼀流⽔灯实验1.1 实验⽬的1. 掌握ARM开发⼯具的使⽤。
2. 掌握基本IO的使⽤。
1.2 实验原理及内容1. 电路结构图实现流⽔灯的电路结构图如图1所⽰。
以两条红⾊虚线为界，从左⾄右第⼀部分为ARM系统部分，第三部分为外围电路，第⼆部分是接⼝部分，需要⾃⼰将其连接。
图 1 流⽔灯的电路结构图接线⽅式为：GPIOF_0~GPIOF_7（P12接⼝）接LED1~LED8（P2接⼝）。
1. LED电路原理LED灯的驱动原理如图2所⽰。
当发光⼆极管正向导通时，LED灯点亮。
图 2 LED灯正向导通如图3所⽰，LED灯与MCU引脚连接，MCU IO额定电流为25mA，例如0603封装红⾊LED灯额定电流为20mA，已经接近MCU IO的额定电流，可能会损毁器件。
因此图1.3微控制器驱动LED灯⽅案不可取。
图 3 微控制器驱动 LED 灯实际微控制驱动LED灯的电路模型包括：控制器、驱动器和执⾏器三部分，控制器提供控制信号，再由驱动器驱动执⾏器，如图4所⽰。
图 4 LED 灯去驱动电路模型如图5所⽰LED灯通过N沟道MOS管驱动，MCU IO输出⾼电平时MOS管漏极和源极导通LED灯被点亮，反之MCU输出低电平时MOS管漏极和源极截⽌，LED灯不能被点亮。
假设VCC电压3.3V，MOS管导通阻值为零，通过LED灯的电流将远超额定电流出现短路现象，故此⽅案不可取。
图 5 MOS 管驱动 LED 灯电路如图6所⽰，LED驱动电路中增加电阻（R），以此保证通过LED灯的电流不超过额定电流，避免损坏器件，故将电阻R称为限流电阻。
图 6 限流电阻如图7所⽰LED电路原理图，R1位置电阻作为限流电阻，R29位置电阻作为下拉电阻，避免MOS管栅极出现亚稳态。
图 7 LED 电路原理图1. 微控制器IO输出控制原理如图8所⽰，基本结构针对STM32F407有7组IO。
veriloghdl课程设计
veriloghdl课程设计一、课程目标知识目标：1. 理解Verilog HDL的基本语法和结构，掌握数字电路设计的基本原理；2. 学会使用Verilog HDL进行简单的数字电路设计和仿真；3. 掌握Verilog HDL中的模块化设计方法，能够阅读和分析中等难度的Verilog代码；4. 了解FPGA的基本原理，能够将Verilog HDL代码在FPGA开发板上实现硬件编程。
技能目标：1. 能够运用Verilog HDL编写基本的组合逻辑和时序逻辑电路；2. 独立完成简单的数字信号处理系统的设计、仿真和硬件测试；3. 掌握使用Verilog HDL进行代码调试和优化的基本技巧；4. 培养学生的团队合作能力和问题解决能力，能够在项目中进行有效的沟通与协作。
情感态度价值观目标：1. 培养学生对数字电路设计的兴趣，激发学生的创新意识和探索精神；2. 培养学生严谨、细致的学习态度，树立良好的工程伦理观念；3. 增强学生的国家意识，认识到我国在集成电路领域的发展现状和重要性，激发学生的爱国情怀；4. 引导学生树立正确的价值观，认识到科技进步对国家和社会发展的贡献。
本课程针对高年级学生，以项目为导向，注重理论与实践相结合。
在教学过程中，教师需关注学生的学习特点，充分调动学生的主观能动性，培养学生的实际操作能力和创新能力。
课程目标旨在使学生能够掌握Verilog HDL的基本知识和技能，为今后在集成电路设计和开发领域的发展奠定基础。
通过本课程的学习，学生将能够独立完成数字电路的设计和实现，为我国集成电路产业的发展贡献自己的力量。
二、教学内容1. Verilog HDL基础语法：包括数据类型、运算符、赋值语句、控制结构等，对应教材第一章内容；2. 数字电路设计原理：介绍组合逻辑电路和时序逻辑电路设计方法，对应教材第二章内容；3. Verilog HDL模块化设计：学习模块定义、端口声明、模块调用等，对应教材第三章内容；4. 常用数字电路设计实例：分析并实践触发器、计数器、状态机等设计，对应教材第四章内容；5. 仿真与调试技巧：掌握ModelSim仿真工具的使用，学习代码调试和优化方法，对应教材第五章内容；6. FPGA硬件编程：了解FPGA基本原理，学习将Verilog HDL代码烧写到FPGA开发板，对应教材第六章内容；7. 项目实践：分组进行项目设计，包括数字信号处理系统、通信系统等，综合运用所学知识，对应教材第七章内容。
verilog语言的FPGA变速花样流水灯设计
基于XILINX--XSE500E型FPGA的变速流水灯以及花样流水灯的verilog语言设计摘要临近大四毕业，诸多工科院校电子电科通信等专业会选择用FPGA项目作为课程设计的课题，笔者同样经历了这个过程，收获颇多，在此将设计成果在此分享，以帮助大家更好掌握FPGA设计。
FPGA种类繁多，时效性非常好，设计过程中十分注重实时性，在时间点控制上非常优秀。
此次设计采用XILINX的XSE500E型芯片的开发板，芯片采用FG320型接口，速度级别-4。
板载时钟50MHz，如需其他时钟周期，可采用IP核中的clocking，其中的 DCM可以实现变频，引入DCM，输入频率50MHz，输出频率填入需要的频率即可，之后进行实例化。
此外，可以借助计数器进行延时减速，此次设计采用了计数器延时方法。
本次列举了四种流水灯相关设计：普通流水灯（向左和向右滚动），自动反复式流水灯（到最右端自动向左滚动，到左端自动向右滚动），花样流水灯，变速流水灯。
谢谢大家的支持！正文一，普通流水灯1，建模思想普通流水灯，可以向右滚动，到最右端返回最左端，也可以向左滚动，到最左端返回最右端。
普通流水灯模块涉及的端口有：clk，它是时钟输入，一般就是板载时钟，这里是50MHz，具体参照开发板说明。
还有复位输入rst,高电平有效。
此外就是led端口，这个端口有8根管脚，共8位，连接8个led灯。
采用verilog语言，端口定义格式如下：module led(input clk,input rst,output reg[7:0] led //此行定义说明led端口既是驱动管脚的，又是寄存器);采用过程建模，这里不采用行为建模和功能建模，因为这个过程就是一个大循环，规律性极强。
由于板载时钟50MHz,如果每个时钟周期都要滚动流水灯，那么速度是惊人的，人眼根本无法分辨。
所以采用计数器延时，当计数达到约4千万时候，驱动系统进行动作，可以判断，也可以进行流水灯动作。
Verilog HDL讲义
第二章 Verilog HDL设计方法概述前言随着电子设计技术的飞速发展，专用集成电路(ASIC)和用户现场可编程门阵列（FPGA）的复杂度越来越高。
数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来越高，特别是需要设计具有实时处理能力的信号处理专用集成电路，并把整个电子系统综合到一个芯片上。
设计并验证这样复杂的电路及系统已不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。
由于电路制造工艺技术进步非常迅速，电路设计能力赶不上技术的进步。
在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统设计工作分解为逻辑设计（前端）和电路实现（后端）两个互相独立而又相关的部分。
由于逻辑设计的相对独立性就可以把专家们设计的各种常用数字逻辑电路和系统部件（如FFT算法、DCT算法部件）建成宏单元（Megcell)或软核（Soft-Core）库供设计者引用，以减少重复劳动，提高工作效率。
电路的实现则可借助于综合工具和布局布线工具（与具体工艺技术有关）来自动地完成。
VHDL和Verilog HDL这两种工业标准的产生顺应了历史的潮流，因而得到了迅速的发展。
作为跨世纪的中国大学生应该尽早掌握这种新的设计方法，使我国在复杂数字电路及系统的设计竞争中逐步缩小与美国等先进的工业发达国家的差距。
为我国下一个世纪的深亚微米百万门级的复杂数字逻辑电路及系统的设计培养一批技术骨干。
2.1.硬件描述语言HDL(Hardware Description Language)硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。
它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化(在下面简称为EDA)工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能。
目前，这种称之为高层次设计(High-Level-Design)的方法已被广泛采用。
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V e r i l o g H D L流水灯设计大规模数字逻辑题目：流水灯控制专业电子信息科学与技术班级学号学生姓名设计时间教师评分2013年 12 月 10 日目录一、概述 0二、设计目的 0三、设计内容 0四、设计原理图 (1)五、引脚分配情况 (1)六、源程序代码 (1)VerilogHDL 程序： (1)分频器部分： (4)七、心得体会 (5)八、参考文献 (6)一、概述流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。
流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。
二、设计目的1、熟悉利用Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作。
2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS进行下载等基本操作。
3、了解VerilogHDL 语言设计或原理图设计方法。
4、通过本此设计，了解流水灯的工作原理，掌握其逻辑功能及设计方法。
三、设计内容1、用VerilogHDL语言设计一个流水灯，输入0的时候led~led7，1Hz正向流水3次，然后全亮；然后2Hz逆向流水5次全亮；循环。
输入1的时候led0~led7,0.5Hz奇数流水2次，全亮，1Hz偶数流水4次，全亮，然后循环。
2、用QuartusII 软件进行编译，仿真，下载到实验平台进行验证。
四、设计原理图en为可调输入，输出为8位数据，为流水灯实验，试用8个LED指示灯来表示，具体引脚分配见下。
五、引脚分配情况六、源程序代码VerilogHDL 程序：module LED( clk,led,en );input clk;input en;output [7:0]led;// 输出端口定义为寄存器型reg [7:0] led;reg [8:0] state1;reg [8:0] state2;always @(posedge clk )// always语句，表示每当CLK的上升沿到来时，完成begin-end之间语句的操作if(!en)begin state2 = 0;state1 = state1 + 1; // one clk,one statecase(state1)1,2: led <= 8'b00000001; //1-7 zhengxu,3bian3,4: led <= 8'b00000010;5,6: led <= 8'b00000100;7,8: led <= 8'b00001000;9,10: led <= 8'b00010000;11,12: led <= 8'b00100000;13,14: led <= 8'b01000000;15,16: led <= 8'b10000000;17,18: led <= 8'b00000001;19,20: led <= 8'b00000010;21,22: led <= 8'b00000100;23,24: led <= 8'b00001000;25,26: led <= 8'b00010000;27,28: led <= 8'b00100000;29,30: led <= 8'b01000000;31,32: led <= 8'b10000000;33,34: led <= 8'b00000001;35,36: led <= 8'b00000010;37,38: led <= 8'b00000100;39,40: led <= 8'b00001000;41,42: led <= 8'b00010000;43,44: led <= 8'b00100000;45,46: led <= 8'b01000000;47,48: led <= 8'b10000000;49: led <= 8'b11111111; //quanliang50: led <= 8'b10000000;51: led <= 8'b01000000;52: led <= 8'b00100000;53: led <= 8'b00010000;54: led <= 8'b00001000;55: led <= 8'b00000100;56: led <= 8'b00000010;57: led <= 8'b00000001;58: led <= 8'b10000000;59: led <= 8'b01000000;60: led <= 8'b00100000;61: led <= 8'b00010000;62: led <= 8'b00001000;63: led <= 8'b00000100;64: led <= 8'b00000010;65: led <= 8'b00000001;66: led <= 8'b10000000;67: led <= 8'b01000000;68: led <= 8'b00100000;69: led <= 8'b00010000;70: led <= 8'b00001000;71: led <= 8'b00000100;72: led <= 8'b00000010;73: led <= 8'b00000001;74: led <= 8'b10000000;75: led <= 8'b01000000;76: led <= 8'b00100000;77: led <= 8'b00010000;78: led <= 8'b00001000;79: led <= 8'b00000100;80: led <= 8'b00000010;81: led <= 8'b00000001;82: led <= 8'b10000000;83: led <= 8'b01000000;84: led <= 8'b00100000;85: led <= 8'b00010000;86: led <= 8'b00001000;87: led <= 8'b00000100;88: led <= 8'b00000010;89: led <= 8'b00000001;90: led <= 8'b11111111;91: begin led <= 8'b00000000;state1=0;end default: state1 = 0;endcaseendelsebegin state1 = 0;state2 = state2 + 1; // one clk,one statecase(state2)1,2,3,4: led <= 8'b00000001;5,6,7,8: led <= 8'b00000100;9,10,11,12: led <= 8'b00010000;13,14,15,16: led <= 8'b01000000;17,18,19,20: led <= 8'b00000001;21,22,23,24: led <= 8'b00000100;25,26,27,28: led <= 8'b00010000;29,30,31,32: led <= 8'b01000000;33: led <= 8'b11111111;34,35: led <= 8'b00000010;36,37: led <= 8'b00001000;38,39: led <= 8'b00100000;40,41: led <= 8'b10000000;42,43: led <= 8'b00000010;44,45: led <= 8'b00001000;46,47: led <= 8'b00100000;48,49: led <= 8'b10000000;50,51: led <= 8'b00000010;52,53: led <= 8'b00001000;54,55: led <= 8'b00100000;56,57: led <= 8'b10000000;58,59: led <= 8'b00000010;60,61: led <= 8'b00001000;62,63: led <= 8'b00100000;64,65: led <= 8'b10000000;66: led <= 8'b11111111;67:begin led <= 8'b00000000;state2=0;enddefault: state2 = 0; // default,8'b11111110endcaseendEndmodule分频器部分：module clk_div(clk_out,clk_in);input clk_in;output clk_out;reg clk_out;reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00parameter cnt=25_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080always @(posedge clk_in)begincounter<=counter+1;if(counter==cnt/2-1)beginclk_out<=!clk_out;counter<=0;endendendmodule七、心得体会通过这次课程设计，我拓宽了知识面，锻炼了能力，综合素质得到较大提高。