采用_2_1_7_卷积码_QPSK的中频调制解调系统的FPGA实现

《电子技术应用》２００５年第１０期欢迎网上投稿ｗｗｗ．ａｅｔｎｅｔ．ｃｎｗｗｗ．ａｅｔｎｅｔ．ｃｏｍ．ｃｎ（接上页）ＡＬＵ控制模块在译码阶段产生的，在指令执行阶段起始段就输出到数据通道，所以它不在关键路径上）。

对于Ｃ３１与Ｃ３０，有Ｃ３１＝Ｃ３０Ｐ３１＋Ｇ３１，所以Ｃ３０⊕Ｃ３１＝Ｃ３０Ｃ３１＋Ｃ３０Ｃ３１＝（Ｃ２７Ｇ２８Ｇ２９Ｇ３０Ｇ３１＋Ｃ２７Ｐ２８Ｐ２９Ｐ３０Ｐ３１Ｇ３１）（１）＋（Ｐ２８Ｇ２８Ｇ２９Ｇ３０Ｇ３１＋Ｇ２８Ｐ２９Ｐ３０Ｐ３１Ｇ３１）＋Ｐ２９Ｇ２９Ｇ３０Ｇ３１＋Ｐ３０Ｇ３０Ｇ３１＋Ｇ２９Ｐ３０Ｐ３１Ｇ３１＋Ｇ３０Ｐ３１Ｇ３１）（２）显然，分式（１）是和进位链无关的一部分，可以在每一个流水线的指令执行阶段起始段很快得到，而分式（２）则是和进位链有关的部分，其具体逻辑值将取决于进位Ｃ２７的值。

分式（１）中高位的Ｇｉ和Ｐｉ都可以在进位Ｃ２７到来之前预先得到，只要Ｃ２７一到就可以进行逻辑判断，得到相应的逻辑。

所以令Ｐ１＝Ｇ２８Ｇ２９Ｇ３０Ｇ３１＋Ｃ２７Ｐ２８Ｐ２９Ｐ３０Ｐ３１Ｇ３１Ｐ２＝Ｐ２８Ｐ２９Ｐ３０Ｐ３１Ｇ３１Ｇｔｏｔａｌ＝式（２）则Ｏｖｅｒｆｌｏｗ＝（Ｃ３０⊕Ｃ３１）·Ｏｖｅｒｆｌａｇ＝（Ｃ２７Ｐ１＋Ｃ２７Ｐ２＋Ｇｔｏｔａｌ）·Ｏｖｅｒｆｌａｇ（３）②溢出逻辑电路实现根据式（３）的逻辑表达式，可设计出加法器溢出逻辑产生电路，如图７所示。

设计得到的３２位加法器在ＳＭＩＣ流片后，经测试，运算速度在４００ＭＨｚ以上，满足设计要求，为后续浮点加法器的设计提供了很好的铺垫。

参考文献１ＪｏｈｎＬＨｅｎｎｅｓｓｙ．ＤａｖｉｄＡＰａｔｔｅｒｓｏｎ．ＣｏｍｐｕｔｅｒＯｒｇａｎｉｚａｔｉｏｎ＆Ｄｅｓｉｇｎ———ＴｈｅＨａｒｄｗａｒｅ／ＳｏｆｔｗａｒｅＩｎｔｅｒｆａｃｅ（ＳｅｃｏｎｄＥｄｉｔｉｏｎ）．北京：机械工业出版社，１９９８２ＪａｎＭＲａｂａｅｙ．ＤｉｇｉｔａｌＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ．ＰｅｒｓｏｎＥｄｕｃａｔｉｏｎＩｎｃ．２００３，ＩＳＢＮ０－１３－０９０９９６３Ｗｅｓｔｅ．ＮｅＩＬＨ．Ｅ．，Ｋ．Ｅｓｈｒａｇｈｉａｎ．ＰｒｉｎｃｉｐｌｅｓｏｆＣＭＯＳＶＬＳＩＤｅｓｉｇｎ．ＡｄｄｉｓｏｎＷｅｌｅｙ，１９９３４ＫｏｒｅｎＩ．ＣｏｍｐｕｔｅｒＡｒｉｔｈｍｅｔｉｃＡｌｇｏｒｉｔｈｍｓ．ＰｒｅｎｔｉｃｅＨａｌｌ，１９９３（收稿日期２００５－０３－２８）在无线数据传输中，由于信道中的噪声干扰，在接收端会引入一定量的误码率（ＢｉｔＥｒｒｏｒＲａｔｅ，ＢＥＲ）。

高质量的数据业务要求较低的ＢＥＲ。

为了达到较低的ＢＥＲ，经常采用信道编码技术。

卷积编码和Ｖｉｔｅｒｂｉ译码是广泛使用的信道编码技术，具有一定的克服突发错误的能力，可以降低信道的误码率，带来很高的编码增益。

信道编码的引入在提供纠错能力的同时，还扩展了信号的带宽。

为了保证频带的利用率，本文采用ＱＰＳＫ调制方式，使数据调制在中频载波上，实现数据的可靠传输。

本文所述的中频调制解调系统具有以下特点：（１）所有算法（编码、调制、解调和译码）都是在Ｘｉｌｉｎｘ公司的ＦＰＧＡ芯片中实现的，结构简单，体积小，功耗低。

（２）具有很好的实时性。

对于１Ｍｂｉｔ／ｓ以上的数据速率，译码延迟不超过０．１ｍｓ。

（３）模块化的设计使得系统具有一定的兼容性，只需要修改少量程序，即可实现各种卷积编码和不同的调制中频。

（４）与浮点算法的仿真性能相比较，采用定点算法采用（２，１，７）卷积码＋ＱＰＳＫ的中频调制解调系统的ＦＰＧＡ实现罗常青，安建平，沈业兵（北京理工大学电子工程系，北京１０００８１）摘要：提出了一个采用（２，１，７）卷积码＋ＱＰＳＫ的中频调制解调方案，并在Ｘｉｌｉｎｘ公司的１００万门ＦＰＧＡ芯片上实现了该系统。

该系统在信噪比ＳＮＲ为６ｄＢ左右时可实现速率超过１Ｍｂｉｔ／ｓ、误码率小于１０－５的数据传输。

关键词：卷积编码Ｖｉｔｅｒｂｉ译码ＱＰＳＫＦＰＧＡ!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!７８《电子技术应用》２００５年第１０期本刊邮箱#ｅｔａ＠ｎｃｓｅ．ｃｏｍ．ｃｎＡ／Ｄ卷积编码ＱＰＳＫ调制Ｄ／Ａ信道Ａ／ＤＱＰＳＫ解调Ｖｉｔｅｒｂｉ译码Ｄ／Ａ图１中频调制解调系统工作流程图的系统性能损失不大，并能以较低的信噪比提供可靠的数据传输。

１系统总体结构及硬件设计图１是中频调制解调系统的工作流程图。

在发端，数据通过Ａ／Ｄ转换器采样后进入ＦＰＧＡ，在其中完成（２，１，７）卷积编码和ＱＰＳＫ调制后通过Ｄ／Ａ转换器输出。

在收端，接收到的信号通过Ａ／Ｄ转换器采样后进入ＦＰＧＡ，在其中完成ＱＰＳＫ解调和Ｖｉｔｅｒｂｉ译码后通过Ｄ／Ａ转换器输出。

２系统的ＦＰＧＡ实现系统主要分为编译码和调制解调两大部分，下面分别叙述这两部分的原理及设计。

２．１卷积编码与Ｖｉｔｅｒｂｉ译码的ＦＰＧＡ实现２．１．１（２，１，７）卷积编码典型的（ｎ，ｍ，ｋ）卷积码编码器是指输入位数为ｍ、输出位数为ｎ、约束长度为ｋ的卷积码编码器，其编码速率为ｍ／ｎ。

一个（２，１，７）的卷积码编码器如图２所示，可用六个移位寄存器实现。

２．１．２Ｖｉｔｅｒｂｉ译码Ｖｉｔｅｒｂｉ译码算法是Ｖｉｔｅｒｂｉ于１９６７年提出的一种概率译码算法。

其主要思想就是最大似然译码［１］。

译码时，将接收序列与根据编码产生的网格图上面的所有路径进行比较，求出其汉明距离或欧式距离，选出具有最小距离的路径，那么这条路径上的序列与发送序列相同的可能性最大。

在ＡＷＧＮ信道中，当使用欧式距离时，Ｖｉｔｅｒｂｉ算法的性能最好。

因此，这种算法是最优最大似然译码算法［２］。

Ｖｉｔｅｒｂｉ译码器分为硬判决译码器和软判决译码器，软判决译码器与硬判决译码器相比有２￣３ｄＢ的增益，而译码器结构复杂度增加不大［１］。

由Ｖｉｔｅｒｂｉ算法的基本原理可得典型的Ｖｉｔｅｒｂｉ译码器，如图３所示。

分支路径度量产生单元ＢＭＧ（ＢｒａｎｃｈＭｅｔｒｉｃＧｅｎｅｒａｔｅ）用于产生接收序列与状态转移分支上编码输出数据之间的距离。

令长度为ｎ的接收信号为Ｒ!＝（"ｒ１，…"ｒｎ），与之相应的发送信号为Ｃ!＝（"ｃ１，…"ｃｎ）。

因为具有最小欧式距离的路径也就是具有最大相关的路径，所以定义分支路径上的度量为：ＢＭ＝ｎｉ＝１#"ｒｉ"ｃｉ。

由于此分支路径度量没有平方运算，所以可将状态转移分支上的编码输出数据存储在查找表内，这样只需进行加减和查表运算，大大减小了实现的复杂程度。

以上计算公式中数值为连续值，而本设计采用的是软判决译码器，故只需对输入的接收信号进行均匀量化即可（量化比特数为ｑ）。

加比选单元ＡＣＳ（Ａｄｄ－Ｃｏｍｐａｒｅ－Ｓｅｌｅｃｔ）模块包括若干个单个状态加比选模块ＡＣＳＵ，一个ＡＣＳＵ模块执行一个状态的路径度量升级。

ＡＣＳＵ模块的具体个数根据译码器的速率要求而定。

对于低速的译码器，为了节约芯片的面积，可以使用较少的ＡＣＳＵ模块进行时分复用；而在高速Ｖｉｔｅｒｂｉ译码器的设计中，则采用全并行的结构，ＡＣＳＵ模块的个数等于网格图上的状态数Ｎ＝２ｋ－１。

译码器开始工作时，给路径度量设定一个初始化正值。

在度量升级过程中，路径度量的不断累加会造成溢出。

因为在度量升级时只是比较大小，所以在每次度量升级之后，所有的路径度量值减去路径度量值中的最小值，而不会影响路径度量间的大小关系。

同时，为了下次路径度量升级不出现负值，需要对所有的度量值加上一个恒定常数。

经过归一化处理后的路径度量，其最大值与最小值相差不超过２ｑ（ｋ－１）。

所以，对于ｑ比特而软判决编码长度为ｋ的Ｖｉｔｅｒｂｉ译码器，其路径度量长度为ｑ＋ｌｏｇ２（ｋ－１）比特［３］。

ＭＬＤ（Ｍｏｓｔ－Ｌｉｋｅｌｉｈｏｏｄ－Ｄｅｃｉｓｉｏｎ）模块用于在所有状态的路径度量中找出最大值，具有最大路径度量的幸存路径便是最大似然路径。

在时刻Ｌ时，ＭＬＤ电路判决最大似然路径，将其末端节点状态送至ＴＢ模块。

同时为了保证下次的路径度量升级不出现负值，还要找出最小值送７９《电子技术应用》２００５年第１０期欢迎网上投稿ｗｗｗ．ａｅｔｎｅｔ．ｃｎｗｗｗ．ａｅｔｎｅｔ．ｃｏｍ．ｃｎ表１ＦＰＧＡ芯片资源利用率表选用的芯片：２Ｖ１０００ｆｇ４５６－４内部资源占用数总数占用率ｓｌｉｃｅ块４３６６５１２０８５％触发器５６４９１０２４０５４％四输入查找表５４９６１０２４０５３％Ｉ／Ｏ６６３２４２０％块状ＲＡＭ３０４０７５％专用乘法器６４０１５％全局时钟１１６６％到ＰＭＭＩ模块，在其中进行归一化处理。

ＰＭＭＩ模块和ＳＰＭＩ模块分别是ＡＣＳ模块与路径度量存储器ＰＭＭ（ＰａｔｈＭｅｔｒｉｃＭｅｍｏｒｙ）之间和幸存路径存储器ＳＰＭ（ＳｕｒｖｉｖｏｒＰａｔｈＭｅｍｏｒｙ）与ＭＬＤ模块之间的接口模块。

同时，ＴＢ（ＴｒａｃｅＢａｃｋ）模块也通过ＳＰＭＩ模块读取幸存路径存储器信息。

针对不同的存储方式，ＳＰＭＩ和ＰＭＭＩ的复杂程度也不同。

ＡＣＳＵ模块的复用程度越高，其接口电路越复杂［４］。

ＴＢ模块从ＳＰＭ中读取当前时刻６４条路径的幸存信息，根据末端状态可以找到相应的最大似然路径在时刻ｔ的幸存信息，从而找到ｔ－１时刻最大似然路径上的状态。

依此类推，直至找到最大似然路径在ｔ－Ｌ＋１时刻的状态，状态的最高位即为译码输出。

ＦＰＧＡ可以实现流水线操作，而各个模块可以同时进行工作，所以需要控制模块处理各个模块间的时序关系。

每个子模块都有一个控制信号，使得输入数据可以在各个模块之间进行流水操作。

由于本方案是基于各个功能单元自上至下设计的，灵活性较大，稍加修改子模块，便可以用于实现各种卷积码的Ｖｉｔｅｒｂｉ译码器。

２．２ＱＰＳＫ调制与解调的ＦＰＧＡ实现ＱＰＳＫ调制模块由成形滤波和上变频两部分组成。

成形滤波具有两个功能，即限带和抗码间干扰。

成形滤波采用查表的方式实现，四倍内插，升余弦滚降。

成形后的数据与ＮＣＯ产生的本地载波进行上变频运算。

ＱＰＳＫ解调的结构框图如图４所示。

解调模块由下变频、低通滤波、根升余弦滤波和载波同步几部分组成。

Ｉ、Ｑ两路的调制信号先经过本地载波ＮＣＯ下变频，再通过低通滤波器ＬＰＦ得到基带信号。

基带信号需要进行相应的根升余弦滤波。

由于本地载波与发端载频之间有一定的偏差，所以要根据解调后的信号估计频差并修改本地载波ＮＣＯ的参数，实现载波同步。

数据经过根升余弦滤波后进行差分解码，解调后送入译码器单元。

３系统性能分析与结论综上所述，系统主要功能都是在ＦＰＧＡ内完成的。

本文选择Ｘｉｌｉｎｘ公司的１００万门ＦＰＧＡ芯片ＸＣ２Ｖ１０００，在ＩＳＥ６．２ｉ环境下进行编程开发。

系统的资源占用情况如表１所示。

为了测试系统在噪声下的误码率性能，在发端和收端之间引入噪声源，在７０ＭＨｚ中频上进行数据传输。