DDR系列内存详解及硬件设计规范-Michael
深入讲解DDR内存的“秘密”
深入讲解DDR内存的“秘密”计算机系统性能的改善，不仅仅取决于cpu主频的提升，还与cpu和内存之间的存取速度密切相关。
在经常帮别人推荐电脑配置的时候，我常常会被别人问起，不同类型内存之间的区别。
每一次我都很不耐烦告诉他们，自己去网上搜，网上很多这样的文章。
可是很多人最后还是回来找我，说“看不懂那些文章”。
然后我自己尝试着上网搜一搜，发现除了最经典的当初赵效民先生写那篇内存技术终极指南(但这篇文章一点都不适合新手)，其他文章都是要不罗嗦半天不知所云，要不就是陷入技术名词的泥沼让初学者不知所云，或者就是对于历史和未来侃侃其谈完了不懂还是不懂懂的又觉得没意思。
曾经看过老外写的入门文章，觉得很多写得非常深入浅出，所以现在也尝试写一些基础的东西就算是小白也能轻松理解，不追求把技术讲得多么出神入化，只求能让大多数人明白，现在你能看到，和听到的各种内存，基本差异在哪里呢？好，由于我们不是要去回顾内存历史，所以什么快页，edo的内存统统都不说，直接从SDR开始。
基本上，理解SDR是理解后面所有内存的基础，让我们看一个架构：咱们这样来想，前面这个Cell Array呢，就是存数据的地方，它的作用就是不断往内存的总线上输出它其中的内容，当然这个Cell的数量肯定不只有一个，不过这里我们就以一个举例子了。
它传输的速度有多快呢？这个当然就取决于具体内存的型号，不过有一点是可以肯定的，那就是这个Cell的工作频率，和连接它的总线的数据传输频率是一样的(图中的f)也就是说，假如这个Cell以每秒30Mb的速度往外发数据，那么这个总线的传输速度就是30Mb，而且内存传输是同步的，也就是说，图中的每个时钟上升沿，就是数据传输的时刻，而数据也只在每个时钟上升沿才进行传输。
SDR的结构很简单，所以思考也很简单，比如我们想提高SDR的速度，怎么弄？那就是提高频率呗，频率提高了，传输速度就上去了。
但事实上，频率提高伴随的是能量消耗的提高，而且还需要提高工作电压来维持系统的稳定性。
ddr规范
ddr规范DDR（Double Data Rate）内存是一种计算机内存技术，其规范是指DDR内存的设计和工作原理。
下面是DDR规范的一些基本要点：1. DDR内存的工作原理：DDR内存通过在每个时钟周期中传输两次数据来提高数据传输速度和带宽。
传统的SDR（Single Data Rate）内存每个时钟周期传输一次数据，而DDR内存在上升沿和下降沿两个时钟周期都传输数据，因此称为双倍数据速率。
2. DDR内存的频率：DDR内存的频率表示每秒传输的数据次数。
常见的DDR内存频率有DDR2、DDR3和DDR4，分别代表第二、第三和第四代DDR内存。
DDR内存的频率越高，数据传输速度和带宽越快。
3. DDR内存的带宽和容量：DDR内存的带宽是指单位时间内传输的数据量，它取决于DDR内存的频率和数据位宽。
DDR内存的容量是指内存模块能够存储的数据量，常见的DDR内存容量有1GB、2GB、4GB等。
4. DDR内存的时序：DDR内存的时序是指内存模块和主板之间传输数据的时序要求。
时序包括CAS延迟（CL）、RAS预充电时间（tRP）、行到列延迟（tRCD）等参数。
较低的时序参数表示内存响应速度更快，但需要更高的工作电压和稳定性。
5. DDR内存的供电电压：DDR内存需要一定的电压来正常工作，常见的供电电压为1.8V（DDR2）、1.5V（DDR3）和1.2V（DDR4）。
供电电压的选择与DDR内存的频率和性能密切相关。
6. DDR内存的物理接口：DDR内存与主板之间通过物理接口连接。
常见的DDR内存物理接口有DIMM（Dual In-line Memory Module）和SODIMM（Small Outline Dual In-line Memory Module）。
DIMM适用于台式机内存扩展，而SODIMM适用于笔记本电脑和小型计算机。
7. DDR内存的兼容性：DDR内存具有向下兼容性，即较高代的DDR内存可以与较低代的DDR内存插槽兼容。
电脑内存DDR设计资料(英文版)
PC1600 and PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationRevision 1.1June 29, 2001Table of Contents PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification Table of ContentsTable of Contents (2)Product Description (3)Product Family Attributes (3)Environmental Requirements (5)Architecture (5)Absolute Maximum Ratings (5)Pin Description (5)Input/Output Functional Description (6)184-Pin DDR SDRAM DIMM Pin Assignments (7)Block Diagram: Raw Card Version A, x72 (8)Block Diagram: Raw Card Version A, x64 (9)Block Diagram: Raw Card Version B, x64 (10)Block Diagram: Raw Card Version B, x72 (11)Block Diagram: Raw Card Version C, x64 (12)Block Diagram: Raw Card Version C, x72 (13)Logical Clock Net Structures (14)Component Details (15)Pin Assignments for 64Mb, 128Mb, 256Mb and 512Mb DDR SDRAM Planar Components (15)DDR SDRAM Component Specifications (16)Unbuffered DIMM Details (16)SDRAM Module Configurations (Reference Designs) (16)DDR Unbuffered Design File Releases (17)Input Loading Matrix (17)Component Types and Placement (18)Example Raw Card A Component Placement (18)Example Raw Card B Component Placement (19)Example Raw Card C Component Placement (19)DIMM Wiring Details (20)Signal Groups (20)General Net Structure Routing Guidelines (20)Explanation of Net Structure Diagrams (21)Net Structure Example (21)Clock Net Structures (22)Signal Net Structures (23)Cross Section Recommendations (34)Decoupling (34)Page 2Revision 1.1PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification Table of ContentsDesign Target (35)Address setup/hold flight times (35)Clock Skew Contributions (tSKEW) (35)Serial PD Definition (36)Serial Presence Detect Example Raw Card Version ’B’ (36)Serial Presence Detect Component Specification (37)Product Label (38)DIMM Mechanical Specifications (39)Simplified Mechanical Drawing with Keying Positions (39)Clocking Timing Methodology (40)Unbuffered DIMM Differential Clock Reference Net (40)Revision Log (41)Revision 1.1Page 31. Product Description PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification 1. Product DescriptionThis specification defines the electrical and mechanical requirements for 184-pin, 2.5 Volt (V DD)/ 2.5 Volt (V DDQ), Unbuffered, Double Data Rate, Synchronous DRAM Dual In-Line Memory Modules (DDR SDRAM DIMMs).These DDR DIMMs are intended for use as main memory when installed in PCs. The DDR DIMMs must permit operation with a new address every clock cycle in PC1600 and PC2100 environments.Reference design examples are included which provide an initial basis for Unbuffered DDR DIMM designs. Modifica-tions to these reference designs may be required to meet all system timing, signal integrity and thermal requirements for PC1600 and PC2100 support. All Unbuffered DIMM implementations must use simulations and lab verification to ensure proper timing requirements and signal integrity in the design.This specification largely follows the JEDEC defined 184-pin Unbuffered DDR SDRAM DIMM product. (Refer to JEDEC standard JESD21-C, Section 4.5.10, at ).Product Family AttributesDIMM Organization x64, x72 ECC NotesDIMM Dimensions (max) 5.256" x 1.256" x 0.157"Pin Count184DDR SDRAMs Supported64Mb, 128Mb, 256Mb, 512MbCapacity32MB - 1GBSerial PD Consistent with JEDEC JC 42.5 Item 849AVoltage Options 2.5 Volt V DD/V DDQ2.3 Volt to3.6 Volt V DD SPDAll DDR modules use a common V DD-V DDQ power plane. They are tied togetheron the DIMM, but by standard definitionare supported on the pinout to accommodatefuture enhancements.Interface SSTL_2Note 1: V DD SPD is not tied to V DD or V DDQ on the DDR DIMM.Page 4Revision 1.1PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification2. Environmental RequirementsRevision 1.1Page 52. Environmental Requirements184-pin Unbuffered DDR SDRAM DIMMs are intended for use in standard office environments that have limited capacity for heating and air conditioning.3. Architecture*The V DD and V DDQ pins are tied to the single power-plane on these designs. See page 35.Absolute Maximum RatingsSymbol ParameterRating Units Notes T OPR Operating Temperature (ambient) 0 to +55°C 1H OPR Operating Humidity (relative) 10 to 90%1T STG Storage Temperature-50 to +100°C 1H STGStorage Humidity (without condensation) 5 to 95%1Barometric Pressure (operating & storage)105 to 69K Pascal1, 21.Stresses greater than those listed may cause permanent damage to the device. This is a stress rating only, and device functional operation at or above the conditions indicated is not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.2.Up to 9850 ft.Pin DescriptionPin Name DescriptionPin Name DescriptionA0 - A13SDRAM address bus CK0 - CK2SDRAM clock (positive lines of 3 differ-ential pairs)BA0 - BA1SDRAM bank select CK0 - CK2SDRAM clock (negative lines of these three pairs)DQ0 - DQ63DIMM memory data bus SCL IIC serial bus clock for EEPROM CB0 - CB7DIMM ECC check bits SDA IIC serial bus data line for EEPROM /RAS SDRAM row address strobe SA0 - SA2IIC slave address select for EEPROM /CAS SDRAM column address strobe V DD *SDRAM positive power supply /WE SDRAM write strobeV DDQ *SDRAM I/O Driver positive power sup-ply/S0 - /S1SDRAM chip select lines (Phys. banks 0 and 1)VREF SDRAM I/O reference supply CKE0 - CKE1SDRAM clock enable lines V SS Power supply return (ground)DQS0 - DQS8SDRAM low data strobesV DD SPD Serial EEPROM positive power supply (2.3 Volts to 3.6 Volts)--V DD SPD is not connected to V DD or V DDQ DM(0-8)/DQS(9-17)SDRAM low data masks/high data strobes (x4, 2 Phys. banks)NCSpare pins (no connect)V DD IDV DD identification flag3. Architecture PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationInput/Output Functional DescriptionSymbol Type Polarity FunctionCK0 - CK2(SSTL)PositiveEdgeThe positive line of the differential pair of system clock inputs. All the DDR SDRAM addr/cntl inputs are sampled on the rising edge of their associated clocks.CK0 - CK2(SSTL)NegativeEdgeThe negative line of the differential pair of system clock inputs.CKE0, CKE1(SSTL)ActiveHighActivates the SDRAM CK signal when high and deactivates the CK signal when low. By deactivating the clocks, CKE low initiates the Power Down mode, or the Self Refresh mode.S0, S1(SSTL)Active Low Enables the associated SDRAM command decoder when low and disables the command decoder when high. When the command decoder is disabled, new commands are ignored but previous operations con-tinue.RAS, CAS, WE(SSTL)Active Low When sampled at the positive rising edge of the clock, CAS, RAS, and WE define the operation to be executed by the SDRAM.V REF Supply Reference voltage for SSTL2 inputs.V DDQ Supply Power supply for the DDR SDRAM output buffers to provide improved noise immunity. For all current DDR unbuffered DIMM designs, V DDQ shares the same power plane as V DD pins.BA0,1(SSTL)—Selects which SDRAM bank of four is activated. A0 - A9A10/AP, A11-A13(SSTL)—During a Bank Activate command cycle, A0-A13 defines the row address (RA0-RA13) when sampledat the rising clock edge.During a Read or Write command cycle, A0-12 defines the column address (CA0-CA12) when sampledat the rising clock edge. In addition to the column address, AP is used to invoke autoprecharge operationat the end of the burst read or write cycle. If AP is high, autoprecharge is selected and BA0, BA1 definesthe bank to be precharged. If AP is low, autoprecharge is disabled.During a Precharge command cycle, AP is used in conjunction with BA0, BA1 to control which bank(s)to precharge. If AP is high, all banks will be precharged regardless of the state of BA0 or BA1. If AP islow, BA0 and BA1 are used to define which bank to precharge.DQ0 - DQ63,CB0 - CB7(SSTL)—Data and Check Bit Input/Output pins.DM0-DM8(SSTL)ActiveHighMasks write data when high, issued concurrently with input data. Both DM and DQ have a write latency of one clock once the write command is registered into the SDRAM.V DD, V SS Supply Power and ground for the DDR SDRAM input buffers, and core logic. V DD and V DDQ pins are tied to a single combined V DD/V DDQ plane on these modules.DQS0-DQS8(SSTL)Negativeand Posi-tive EdgeData strobe for input and output data. For the x16, LDQS corresponds to the data on DQ0-7, VDQs cor-responds to the data on DQ8-15.SA0 - 2—These signals are tied at the system planar to either V SS or V DD to configure the serial SPD EEPROM address range.SDA—This bidirectional pin is used to transfer data into or out of the SPD EEPROM. A resistor must be con-nected from the SDA bus line to V DD to act as a pullup.SCL—This signal is used to clock data into and out of the SPD EEPROM. A resistor may be connected from the SCL bus time to V DD to act as a pullup.V DD SPD Supply Power supply for SPD EEPROM. This supply is separate from the V DD/V DDQ power plane. EEPROM supply is operable from 2.3V to 3.6V.Page 6Revision 1.1PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification3. ArchitectureRevision 1.1Page 7184-Pin DDR SDRAM DIMM Pin AssignmentsFront Side (left side 1 - 52, right side 53 - 92)Back Side (left side 93 -144, right side 145 -184)Front Side (left side 1 - 52, right side 53 - 92)Back Side (left side 93 -144, right side145 -184)Pin #x64Non-Parity x72 ECC Pin #x64Non-Parity x72ECC Pin #x64Non-Parity x72 ECC Pin #x64Non-Parity x72ECC1VREF VREF 93V SS V SS 48A0A0140NC DM8/DQS172DQ0DQ094DQ4DQ449NC CB2141A10A103V SS V SS 95DQ5DQ550V SS V SS 142NC CB64DQ1DQ196V DDQ V DDQ 51NC CB3143V DDQV DDQ 5DQS0DQS097DM0/DQS9DM0/DQS952BA1BA1144NC CB76DQ2DQ298DQ6DQ6KEY KEY 7V DD V DD 99DQ7DQ753DQ32DQ32145V SS V SS 8DQ3DQ3100V SS V SS 54V DDQ V DDQ 146DQ36DQ369NC NC 101NC NC 55DQ33DQ33147DQ37DQ3710NC NC 102NCNC56DQS4DQS4148V DD V DD 11V SS V SS 103NC (FETEN)NC (FENTEN)57DQ34DQ34149DM4/DQS13DM4/DQS1312DQ8DQ8104V DDQ V DDQ 58V SS V SS 150DQ38DQ3813DQ9DQ9105DQ12DQ1259BA0BA0151DQ39DQ3914DQS1DQS1106DQ13DQ1360DQ35DQ35152V SS V SS 15V DDQ V DDQ 107DM1/DQS10DM1/DQS1061DQ40DQ40153DQ44DQ4416CK1CK1108V DD V DD 62V DDQ V DDQ 154/RAS /RAS 17/CK1/CK1109DQ14DQ1463/WE /WE 155DQ45DQ4518V SS V SS 110DQ15DQ1564DQ41DQ41156V DDQ V DDQ 19DQ10DQ10111CKE1CKE165/CAS /CAS 157/S0/S020DQ11DQ11112V DDQ V DDQ 66V SS V SS 158/S1/S121CKE0CKE0 113BA2BA267DQS5DQS5159DM5/DQS14DM5/DQS1422V DDQ V DDQ 114DQ20DQ2068DQ42DQ42160V SS V SS 23DQ16DQ16115A12A1269DQ43DQ43 161DQ46DQ4624DQ17DQ17116V SS V SS 70V DD V DD 162DQ47DQ4725DQS2DQS2117DQ21DQ2171NC, /S2NC, /S2163NC, /S3NC, /S326V SS V SS 118A11A1172DQ48DQ48164V DDQ V DDQ 27A9A9119DM2/DQS11DM2/DQS1173DQ49DQ49165DQ52DQ5228DQ18DQ18120V DD V DD 74V SS V SS 166DQ53DQ5329A7A7121DQ22DQ2275/CK2/CK2167A13A1330V DDQ V DDQ 122A8A876CK2CK2168V DD V DD 31DQ19DQ19123DQ23DQ2377V DDQ V DDQ 169DM6/DQS15DM6/DQS1532A5A5124V SS V SS 78DQS6DQS6170DQ54DQ5433DQ24DQ24125A6A679DQ50DQ50171DQ55DQ5534V SS V SS 126DQ28DQ2880DQ51DQ51172V DDQ V DDQ 35DQ25DQ25127DQ29DQ2981V SS V SS 173NC NC 36DQS3DQS3128V DDQ V DDQ 82V DDID V DDID 174DQ60DQ6037A4A4129DM3/DQS12DM3/DQS1283DQ56DQ56175DQ61DQ6138V DD V DD 130A3A384DQ57DQ57176V SS V SS 39DQ26DQ26131DQ30DQ3085V DD V DD 177DM7/DQS16DM7/DQS1640DQ27DQ27132V SS V SS 86DQS7DQS7178DQ62DQ6241A2A2133DQ31DQ3187DQ58DQ58179DQ63DQ6342V SS V SS 134NC CB488DQ59DQ59180V DDQ V DDQ 43A1A1135NC CB589V SS V SS 181SA0SA044NC CB0136V DDQ V DDQ 90NC NC 182SA1SA145NC CB1137CK0CK091SDA SDA 183SA2SA246V DDV DD138/CK0/CK092SCLSCL184V DDSPDV DDSPD47NC DQS8139V SSV SSNC = No Connect NU = Not UseablePage 8Revision 1.13. ArchitecturePC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationBlock Diagram: Raw Card Version A, x72 (Populated as 1 physical bank of x8 DDR SDRAMs)A0 - A13A0-A13: SDRAMs D0 - D8RAS RAS: SDRAMs D0 - D8CAS CAS: SDRAMs D0 - D8CKE0CKE: SDRAMs D0 - D8WEWE: SDRAMs D0 - D8S0BA0 - BA1BA0-BA1: SDRAMs D0 - D8DQS8V SS D0 - D8V DD /V DDQD0 - D8V REF V but may be changed.2.DQ/DQS/DM/CKE/S relationships must be maintained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections (for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQ .V DDPC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification3. ArchitectureRevision 1.1Page 9Block Diagram: Raw Card Version A, x64 (Populated as 1 physical bank of x8 DDR SDRAMs)A0 - A13A0-A13: SDRAMs D0 - D7A0Serial PDA1A2SA2SDARAS RAS: SDRAMs D0 - D7CAS CAS: SDRAMs D0 - D7CKE0CKE: SDRAMs D0 - D7WEWE: SDRAMs D0 - D7BA0 - BA1BA0-BA1: SDRAMs D0 - D7DQS1DQS2DQS3SCL* Clock Wiring *CK0/CK0ClockInput SDRAMs *CK1/CK1 2 SDRAMs 3 SDRAMs 3 SDRAMs* Wire per Clock Loading Table/Wiring Diagrams*CK2/CK2Notes:1.DQ-to-I/O wiring is shown as recommended but may be changed.2.DQ/DQS/DM/CKE/S relationships must be maintained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections(for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQ .V SS D0 - D7V DD /V D0 - D7D0 - D7V V DDIDWP SPD V DDPage 10Revision 1.13. ArchitecturePC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationBlock Diagram: Raw Card Version B, x64 (Populated as 2 physical banks of x8 DDR SDRAMs)A0 - A13A0-A13: SDRAMs D0 - D15A0Serial PDA1A2SA2SDARAS RAS: SDRAMs D0 - D15CAS CAS: SDRAMs D0 - D15CKE0CKE: SDRAMs D0 - D7WEWE: SDRAMs D0 - D15S1CKE1CKE: SDRAMs D8 - D15BA0 - BA1BA0-BA1: SDRAMs D0 - D15DQS0DQS1DQS2DQS3* Clock Wiring *CK0/CK0ClockInput SDRAMs *CK1/CK1 4 SDRAMs 6 SDRAMs 6 SDRAMs* Wire per Clock Loading Table/Wiring Diagrams*CK2/CK2V SS D0 - D15V DD /V DDQD0 - D15D0 - D15V REF V DDIDStrap: see Note 4Notes:1.DQ-to-I/O wiring is shown as recommended but may be changed.2.DQ/DQS/DM/CKE/S relationships must be maintained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections(for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQSCLWP SPD V DD SPDBlock Diagram: Raw Card Version B, x72 (Populated as 2 physical banks of x8 DDR SDRAMs)A0 - A13A0-A13: SDRAMs D0 - D17RAS RAS: SDRAMs D0 - D17CAS CAS: SDRAMs D0 - D17CKE0CKE: SDRAMs D0 - D8WEWE: SDRAMs D0 - D17CKE1CKE: SDRAMs D9 - D17DQS8but may be changed.2.DQ/DQS/DM/CKE/S relationships must be maintained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections(for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQA0Serial PDA1A2SA0SA1SA2SDASCLWP3. ArchitecturePC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationBlock Diagram: Raw Card Version C, x64 (Populated as 1 physical bank of x16 DDR SDRAMs)S0DQS1DQS0DQS3DQS2A0 - A13A0-A13: SDRAMs D0 - D3BA0 - BA1BA0-BA1: SDRAMs D0 - D3A0Serial PDA1A2SDASCLRAS RAS: SDRAMs D0 - D3CAS CAS: SDRAMs D0 - D3CKE0CKE: SDRAMs D0 - D3WEWE: SDRAMs D0 - D3* Clock Wiring *CK0/CK0ClockInput SDRAMs *CK1/CK1NC2 SDRAMs 2 SDRAMs* Wire per Clock Loading Table/Wiring Diagrams*CK2/CK2V SS D0 - D3V DD /V DDQD0 - D3D0 - D3V REF V DDID Notes:1.DQ-to-I/O wiring is shown as recommended but may be changed.2.DQ/DQS/DM/CKE/S relationships must be main-tained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections(for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQ5.BA, Ax, RAS, CAS, WE resistors: 7.5 Ohms ± 5%WP SPD V DD SPDBlock Diagram: Raw Card Version C, x72 (Populated as 1 physical bank of x16 DDR SDRAMs)S0A0 - A13A0-A13: SDRAMs D0 - D4BA0 - BA1BA0-BA1: SDRAMs D0 - D4RAS RAS: SDRAMs D0 - D4CAS CAS: SDRAMs D0 - D4CKE0CKE: SDRAMs D0 - D4WEWE: SDRAMs D0 - D4V D0 - D4V DD /V DDQ D0 - D4V V DDID2.DQ/DQS/DM/CKE/S relationships must be maintained as shown.3.DQ, DQS, DM/DQS resistors: 22 Ohms ± 5%.4.V DDID strap connections(for memory device V DD , V DDQ ):STRAP OUT (OPEN): V DD = V DDQ STRAP IN (V SS ): V DD ≠ V DDQ5.BA, Ax, RAS, CAS, WE resistors: 7.5 Ohms ± 5%SPD V DDSPD3. Architecture PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification Logical Clock Net Structures4. Component DetailsPin Assignments for 64Mb, 128Mb, 256Mb and 512Mb DDR SDRAM Planar Components(Top View)123456910111213147815161718192021226665646362615857565554536059525150494847464523242544434226274140282930313233393837363534V DD DQ0V DDQ NC DQ1V SSQ V DDQ NC DQ3V SSQ NC NC NC DQ2V DDQ NC NC V DD NC NC WE CAS RAS CS NC BA0BA1V SS DQ7V SSQ NC DQ6V DDQ V SSQ NC DQ4V DDQ NC NC NC DQ5V SSQ DQS NC V REF V SS DM CLK CLK CKENCNC/A121A11A9A10/APA0A1A2A3V DDA8A7A6A5A4V SSV DD DQ0V DDQ DQ1DQ2V SSQ V DDQ DQ5DQ6V SSQ DQ7NC DQ3DQ4V DDQ LDQS NC V DD NC LDM WE CAS RAS CS NC BA0BA1A10/APA0A1A2A3V DDV SS DQ15V SSQ DQ14DQ13V DDQ V SSQ DQ10DQ9V DDQ DQ8NC DQ12DQ11V SSQ UDQS NC V REF V SS UDM CLK CLK CKENC NC/A121A11A9A8A7A6A5A4V SS4Mb x 16, 8Mb x 16, 16Mb x 16, 32Mb x 168Mb x 8, 16Mb x 8, 32Mb x 8, 64Mb x 8Notes:1. A12 is utilized on the 256Mbit and 512Mbit DDR SDRAM devices.5. Unbuffered DIMM Details PC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationDDR SDRAM Component SpecificationsThe DDR SDRAM components used with this DIMM design specification are intended to be consistent with JEDEC ballots JC-42.3-98-227A. DDR SDRAM component specification violations also violate the DDR SDRAM Unbuffered DIMM specifications.5. Unbuffered DIMM DetailsSDRAM Module Configurations (Reference Designs)Raw Card Version DIMMCapacityDIMMOrganizationSDRAMDensitySDRAMOrganization# ofSDRAMsSDRAMPackage Type# ofPhysicalBanks# of Banksin SDRAM# Address bitsrow/colA 64 MB8Mx6464Mbit8Mx8866 lead TSOP1412/98Mx7264Mbit8Mx8966 lead TSOP1412/9 128MB16Mx64128Mbit16Mx8866 lead TSOP1412/1016Mx72128Mbit16Mx8966 lead TSOP1412/10 256MB32Mx64256Mbit32Mx8866 lead TSOP1413/1032Mx72256Mbit32Mx8966 lead TSOP1413/10 512MB64Mx64512Mbit64Mx8866 lead TSOP1413/1164Mx72512Mbit64Mx8966 lead TSOP1413/11B 128MB16Mx6464Mbit8Mx81666 lead TSOP2412/1016Mx7264Mbit8Mx81866 lead TSOP2412/10 256MB32Mx64128Mbit16Mx81666 lead TSOP2412/1032Mx72128Mbit16Mx81866 lead TSOP2412/10 512MB64Mx64256Mbit32Mx81666 lead TSOP2413/1064Mx72256Mbit32Mx81866 lead TSOP2413/10 1GB128Mx64512Mbit64Mx81666 lead TSOP2413/11128Mx72512Mbit64Mx81866 lead TSOP2413/11C 32MB4Mx6464Mbit4Mx16466 lead TSOP1412/84Mx7264Mbit4Mx16566 lead TSOP1412/8 64MB8Mx64128Mbit8Mx16466 lead TSOP1412/98Mx72128Mbit8Mx16566 lead TSOP1412/9 128MB16Mx64256Mbit16Mx16466 lead TSOP1412/1016Mx72256Mbit16Mx16566 lead TSOP1412/10 256MB32Mx64512Mbit32Mx16466 lead TSOP1413/1032Mx72512Mbit32Mx16566 lead TSOP1413/10DDR Unbuffered Design File Releases‘Reference’ design file updates will be released as needed. This DDR Unbuffered DIMM specification will reflect the most recent design files, but may also be updated to reflect clarifications to the specification only; in these cases the design files will not be updated. The following table outlines the most recent design file releases.Note: Future design file releases will include both a date and a revision label. All changes to the design file are also doc-umented within the ‘read-me’ file.Input Loading MatrixSignal NamesInput Device R/C A R/C B R/C C Clock (CK0 - CK2)SDRAM 1666CKE0/CKE1/Chipselects SDRAM 8-98-94-5Addr/RAS/CAS/BA/WE SDRAM 8-916-184-5DQ/CB/DQS/DM SDRAM 121SCL/SDA/SAEEPROM1111. 6 SDRAMs or equivalent using padding capacitorsRaw Card VersionSpecification RevisionApplicable Gerber FileNotes A1.0A0Production ready 1.1A0Production ready B1.0B1Production ready 1.1B1Production ready C1.0C1Production ready 1.1C2Production ready5. Unbuffered DIMM DetailsPC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationComponent Types and PlacementComponents shall be positioned on the PCB to meet the minimum and maximum trace lengths required for DDR SDRAM signals. Bypass capacitors for DDR SDRAM devices must be located near the device power pins. The following layouts suggest placement for the Raw Card Versions A, B and C. Exact spacing is not provided, but should be based on manufacturing contraints and signal routing constraints imposed by this design guide.Example Raw Card A Component Placement31.751.250+N/A for x645.077128.955.171133.355.250SPD(2X ) 4.000.1572.300.9117.800.700(2)2.500.09810.000.394FRONT131.35SIDE3.180.125 MAX1.27 +/- 0.100.050 +/-0 .004Example Raw Card B Component PlacementExample Raw Card C Component Placement31.751.250+N/A for x64+N/A for x645.077128.955.171133.355.250SPD(2X ) 4.000.1572.300.9117.800.700(2)2.500.09810.000.394FRONTBACKSIDE(Front)4.000.157 MAX1.27 +/- 0.100.050 +/-0 .004131.35Note: All dimensions are typical unless otherwise statedmillimeters inches+N/A for x645.077128.95131.355.171133.355.250SPD31.751.250(2X ) 4.000.1572.300.9117.800.700(2)2.500.09810.000.394FRONTSIDE3.180.125 MAX1.27 +/- 0.100.050 +/- .0046. DIMM Wiring DetailsPC1600/PC2100 DDR SDRAM Unbuffered DIMM Design Specification6. DIMM Wiring DetailsSignal GroupsThis specification categorizes DDR SDRAM timing-critical signals into five groups. The following table summarizes the signals contained in each group..General Net Structure Routing GuidelinesNet structures and lengths must satisfy signal quality and setup/hold time requirements for the memory interface. Net structure diagrams for each signal group are shown in the following sections. Each diagram is accompanied by a trace length table that lists the minimum and maximum allowable lengths for each trace segment and/or net.The general routing requirements are as follows•Route all signal traces including differential clocks using 4/6 rules, i.e., 4 mil traces and 6 mil minimum spacing between adjacent traces.•No test points are required.Signal GroupSignals In Group Raw Card VersionPage Clock CK [3:0]A, B, C 22Data DQ [63:0]; CB [7:0]; DQS [8:0], DM [8:0]A, B, C 23Chip SelectS [0,1]A, B 26S [0,1]C 27Clock EnableCKE [0,1]A, B 27CKE [0,1]C 30Address/ControlAx, BAx, RAS, CAS, WE A,B 29Ax, BAx, RAS, CAS, WEC33Explanation of Net Structure DiagramsThe net structure routing diagrams provide a reference design example for each raw card version. These designs provide an initial basis for registered DIMM designs. The diagrams should be used to determine individual signal wiring on a DIMM for any supported configuration. Only transmission lines (represented as cylinders and labeled with trace length designators “TL”) represent physical trace segments. All other lines are zero in length. To verify DIMM functionality, a full simulation of all signal integrity and timing is required. The given net structures and trace lengths are not inclusive for all solutions.Once the net structure has been determined, the permitted trace lengths for the net structure can be read from the table below each net structure routing diagram. Some configurations require the use of multiple net structure routing diagrams to account for varying load quantities on the same signal. All diagrams define one load as one SDRAM input.Net Structure ExampleA 128MB double-sided ECC DIMM using 64Mbit 8Mx8 DDR SDRAM devices would have a data net structure as shown in the following diagram.TL0 DIMMConnector 22 ohms ± 5%TL1TL2TL2SDRAM PinSDRAM Pin6. DIMM Wiring DetailsPC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationClock Net StructuresCK[3:0]SDRAM clock signals must be carefully routed to meet the following requirements:•Signal quality •Rise/fall time•SDRAM component edge skew•Motherboard chipset clock edge skew.Net Structure Routing for ClocksTrace Lengths for Clock Net StructuresRaw Card TL0 TL1TL2TL3R1 Ohms Notes Min Max Min Max Min Max Min Max A,B .15.16.04.05 1.13 1.14.36.371201,2C.15.16.04.051.131.14.36.371201,21.All distances are given in inches and must be kept within a tolerance of ± 0.01 inch2.Logical clock structures on page 15 must be followed. In some cases the loads will be equivalent capacitors.TL0TL1TL2TL2TL2TL3TL3TL3TL3TL3TL3R1 ± 5%SDRAM PinSDRAM PinSDRAM PinSDRAM PinSDRAM PinSDRAM PinDIMM ConectorCLK CLKSignal Net StructuresDQ[63:0], CB[7:0], DQS [8:0] and DM [8:0]Net Structure Routing for Data (Raw Card Versions A and C)Trace Lengths for DQ, CB and DQS Net Structures (Raw Card Versions A and C)Raw CardTL0 TL1TotalR1 Ohms Notes Min Max Min Max Min Max A .14.21.52.58.72.73221,2C.14.18.55.58.72.73221,21.All distances are given in inches and must be kept within a tolerance of ± 0.01 inch.2.Total Min and Total Max refer to the min and max respectively of TL0 + TL1.Trace Lengths for DM Net Structures (Raw Card Versions A and C)Raw CardTL0 TL1TotalR1 Ohms Notes Min Max Min Max Min Max A .15.16.67.68.83.84221,2C.14.16.67.69.83.84221,21.All distances are given in inches and must be kept within a tolerance of ± 0.01 inch.2.Total Min and Total Max refer to the min and max respectively of TL0 + TL1.TL0DIMM ConnectorR1 ± 5%TL1SDRAM Pin6. DIMM Wiring DetailsPC1600/PC2100 DDR SDRAM Unbuffered DIMM Design SpecificationNet Structure Routing for Data (Raw Card Version B)Trace Lengths for DQ, CB, and DQS Net Structures (Raw Card Version B)Raw CardTL0 TL1TL2TotalR1 Ohms Notes Min Max Min Max Min Max Min Max B.14.24.19.43.13.37.72.73221,21.All distances are given in inches and must be kept within a tolerance of ± 0.01 inch.2.Total Min and Total Max refer to the min and max respectively of TL0 + TL1 + TL2.Trace Lengths for DM Net Structures (Raw Card Version B)Raw CardTL0 TL1TL2TotalR1 Ohms Notes Min Max Min Max Min Max Min Max B.15.17.25.28.42.43.82.86221,21.All distances are given in inches and must be kept within a tolerance of ± 0.01 inch.2.Total Min and Total Max refer to the min and max respectively of TL0 + TL1 + TL2.TL0DIMM ConnectorR1 ± 5%TL1TL2TL2SDRAM PinSDRAM PinNet Structure Routing for Chip Select (Raw Card Version A)Trace Lengths for Chip Select Net Structures (S0)Raw Card TL0 TL1TL2 TL3TL4 TL5TL6NotesMin Max Min Max Min Max Min Max Min Max Min Max Min Max A2.412.421.571.581.261.27.58.60.29.30.15.16.32.3311.All distances are given in inches and should be kept within a tolerance of ± 0.01 inches.DIMM ConnectorTL4TL5TL3TL0SDRAM PinTL5SDRAM PinTL4TL3SDRAM PinTL5TL5SDRAM PinTL3TL5TL3SDRAM Pin TL5SDRAM PinTL3TL3SDRAM PinTL5TL5SDRAM PinTL1TL2TL6SDRAM Pin(ECC)。
DDR内存解读
10/12/2013SDRAM&DDRsteven110/12/2013SDRAM篇DDR 是SDRAM的升级版 物理Bank 与位宽CPU数据总线的位宽称之为物理Bank（Physical Bank）的位宽 P-Bank是SDRAM及以前传统内存家族的特有概 念 每个内存芯片也有自己的位宽，一般SDRAM芯 片位宽最高也就是16bit，常见的则是8bit，对 于16bit芯片，需要4颗（4×16bit=64bit）210/12/2013逻辑Bank（L-Bank）SDRAM的内部是一个存储阵列，一个阵列就如 同一张表格，然后这个表格由行和列来确定一 个存储单元。
这一张表格就是一个逻辑Bank （Logical Bank简称L-Bank）。
现在一般的SDRAM有4个L-Bank一个bank 就是一张表310/12/2013芯片位宽经常听到说4bit、8bit、16bit的内存颗粒，这 就是内存芯片的数据位宽。
体现在接口上就是DQ数据总线的位数。
具体指：一个存储单元的里存放的数据量， 4bit位宽表示一个L-Bank里的一个存储单元内 容是个4bit的数据。
1010 1111410/12/2013SDRAM外部管脚510/12/2013SDRAM芯片内部组织结构128Mbit（32M×4）SDRAM内部结构图610/12/2013SDRAM芯片初始化SDRAM芯片内部还有一个逻辑控制单元，并且 有一个模式寄存器为其提供控制参数。
初始化就是对控制逻辑核心进行初始化。
初始化重点是： 模式寄存器设置（MRS）这一步骤。
710/12/2013SDRAM读写行有效先给行地址，再同时给列地址和读写命令 CPU如果是写SDRAM，则在给列地址时，同时给数据 CPU如果是读SDRAM，在给列地址后，等待一会儿， 从数据线上读取数据810/12/2013列有效（列读写）在SDRAM中，行地址与列地址线是共用的 WE#写状态信号，有效时为写信号，WE#无效时，就是读 取命令910/12/2013SDRAM基本操作命令1010/12/2013tRCD 参数定义在发送列读写命令时必须要与行有效命令有一个间 隔，RAS to CAS Delay（RAS至CAS延迟） 是根据芯片存储阵列电子元件响应时间（从一种状 态到另一种状态变化的过程）所制定的延迟。
DDR硬件设计要点
DDR硬件设计要点DDR（Double Data Rate）是一种流行的内存技术，用于计算机和其他电子设备中。
DDR内存以其快速的数据传输速度和高效的性能而闻名。
在DDR内存的硬件设计中，有几个重要的要点需要考虑，包括电源管理、时序要求、传输线与布线、排线与线长匹配、时钟同步等方面。
以下将对DDR硬件设计的要点进行详细介绍。
首先，电源管理是DDR内存硬件设计中的一个重要方面。
DDR内存对于电源的要求很高，需要严格的稳定电源，以确保其正常运行。
在DDR内存的硬件设计中，需要考虑电源传输线的布局和设计，以保证电源的稳定性。
此外，还需要考虑电源管理单元的设计，以实现有效的电源管理，提高系统的效率和性能。
其次，时序要求是DDR内存硬件设计中必须要考虑的另一个重要方面。
DDR内存具有严格的时序要求，包括时钟信号的频率和相位要求、数据的延迟要求等。
在DDR内存的硬件设计中，需要考虑时序控制器的设计和时钟信号的管理，以确保时序的准确性和稳定性。
同时，还需要考虑数据传输的延迟和同步问题，以提高数据传输的效率和可靠性。
第三，传输线与布线是DDR内存硬件设计中另一个重要方面。
DDR内存的传输线和布线设计对于数据传输速度和稳定性起着关键作用。
在DDR内存的硬件设计中，需要考虑传输线的长度、布局、阻抗匹配和串扰等问题，以确保数据传输的稳定性和可靠性。
此外，还需要考虑传输线的走线路径和模拟信号的干扰问题，以提高系统的性能和可靠性。
第四，排线与线长匹配也是DDR内存硬件设计中需要考虑的一个重要方面。
DDR内存的排线和线长匹配对于数据传输的稳定性和速度起着关键作用。
在DDR内存的硬件设计中，需要考虑排线的布局和设计，以确保数据传输的稳定性和可靠性。
同时，还需要考虑线长的匹配和延迟的控制，以提高数据传输的速度和可靠性。
最后，时钟同步是DDR内存硬件设计中的另一个重要方面。
DDR内存的时钟信号对于数据传输的同步和稳定性至关重要。
DDR硬件设计要点
DDR硬件设计要点1.电源 DDR的电源可以分为三类：a 主电源 VDD和 VDDQ，主电源的要求是 VDDQ=VDD，VDDQ是给 IO buffer 供电的电源， VDD是给但是一般的使用中都是把 VDDQ和 VDD合成一个电源使用。
有的芯片还有 VDDL，是给 DLL供电的，也和 VDD使用同一电源即可。
电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。
电源电压的要求一般在±5%以内。
电流需要根据使用的不同芯片，及芯片个数等进行计算。
由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个 100nF~10nF的小电容滤波。
b 参考电源Vref ，参考电源Vref 要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。
由于Vref 一般电流较小，在几个 mA~几十 mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离 Vref 管脚比较近，紧密的跟随 VDDQ电压，所以建议使用此种方式。
需要注意分压用的电阻在 100~10K均可，需要使用 1%精度的电阻。
Vref 参考电压的每个管脚上需要加 10nF 的点容滤波，并且每个分压电阻上也并联一个电容较好。
C、用于匹配的电压VTT(Tracking Termination Voltage)VTT为匹配电阻上拉到的电源， VTT=VDDQ/2。
DDR的设计中，根据拓扑结构的不同，有的设计使用不到 VTT，如控制器带的 DDR器件比较少的情况下。
如果使用VTT，则 VTT的电流要求是比较大的，所以需要走线使用铜皮铺过去。
并且VTT 要求电源即可以吸电流，又可以灌电流才可以。
一般情况下可以使用专门为 DDR 设计的产生 VTT的电源芯片来满足要求。
DDR2内存详解——从原理到测试
DDR2内存详解——从原理到测试作为PC不可缺少的重要核心部件——内存，它伴随着DIY硬件走过了多年历程。
从286时代的30pin SIMM内存、486时代的72pin SIMM 内存，到Pentium时代的EDO DRAM内存、PII时代的SDRAM内存，到P4时代的DDR内存和目前9X5、AM2平台的DDR2内存。
内存从规格、技术、总线带宽等不断更新换代。
不过我们有理由相信，内存的更新换代可谓万变不离其宗，目的在于提高内存的带宽，以满足CPU不断攀升的带宽要求、避免成为高速CPU的运算瓶颈。
随着CPU 性能不断提高，我们对内存性能的要求也逐步升级。
不可否认，紧紧依靠高频率提升带宽的DDR已经力不从心，因此JEDEC 组织提出了DDR2 标准，加上LGA775接口的主板以及最新的965、AM2 940等新平台全面对DDR2内存的支持，所以DDR2内存已经步入了它的春天。
DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR 内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降中同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。
换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。
此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。
而在DDR参数基础上加入了新的三项参数标准我们首先来温习一下DDR内存参数标准。
（1）CAS(Column Address Strobe) Latency：列地址选通脉冲延迟时间，即DDR－RAM内存接收到一条数据读取指令后要延迟多少个时钟周期才执行该指令。
内存知识：全面认识DDR1~DDR3内存技术参数
内存知识：全面认识DDR1~DDR3内存技术参数来源: 时间: 2010-05-24 作者: apollo内存是电脑重要的部件之一，内存的质量和性能直接影响计算机的运行速率，所以了解内存的技术参数，对我们平时购买内存或组装电脑会有很大帮助。
下面我们就来详细说说内存的技术参数。
内存种类目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。
DDR1内存第一代DDR内存DDR SDRAM 是 Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。
DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。
DDR2内存第二代DDR内存DDR2 是 DDR SDRAM 内存的第二代产品。
它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。
DDR3内存第三代DDR内存DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。
DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。
三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。
即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。
内存SPD芯片内存SPD芯片SPD（Serial Presence Detect）： SPD是一颗8针的EEPROM（Electrically Erasable Programmable ROM 电可擦写可编程只读存储器），容量为256字节，里面主要保存了该内存的相关资料，如容量、芯片厂商、内存模组厂商、工作速度等。
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D D R 系列系列内存内存内存详解及硬件详解及硬件设计规范By: MichaelOct 12, 2010haolei@目录1.概述 (3)2.DDR的基本原理 (3)3.DDR SDRAM与SDRAM的不同 (5)3.1差分时钟 (6)3.2数据选取脉冲（DQS） (7)3.3写入延迟 (9)3.4突发长度与写入掩码 (10)3.5延迟锁定回路（DLL） (10)4.DDR-Ⅱ (12)4.1DDR-Ⅱ内存结构 (13)4.2DDR-Ⅱ的操作与时序设计 (15)4.3DDR-Ⅱ封装技术 (19)5.DDR-Ⅲ (21)5.1DDR-Ⅲ技术概论 (21)5.2DDR-Ⅲ内存的技术改进 (23)6.内存模组 (26)6.1内存模组的分类 (26)6.2内存模组的技术分析 (28)7.DDR 硬件设计规范 (34)7.1电源设计 (34)7.2时钟 (37)7.3数据和DQS (38)7.4地址和控制 (39)7.5PCB布局注意事项 (40)7.6PCB布线注意事项 (41)7.7EMI问题 (42)7.8测试方法 (42)摘要：本文介绍了DDR 系列SDRAM 的一些概念和难点，并分别对DDR-I/Ⅱ/Ⅲ的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。
关键字关键字：：DDR, DDR, SDRAM SDRAM SDRAM, , , 内存模组内存模组内存模组, , , DQS DQS DQS, DLL, MRS, ODT , DLL, MRS, ODT, DLL, MRS, ODTAug 30, 2010 – Added DDR III and the PCB layout specification - by Michael.Hao1.概述DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。
DDR SDRAM在原有的SDRAM的基础上改进而来。
也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。
本文着重介绍DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。
DDR SDRAM可在一个时钟周期内传送两次数据2.DDR的基本原理我们看DDR正规的时序图。
DDR SDRAM读操作时序图从中可以发现它多了两个信号： CLK#与DQS，CLK#与正常CLK时钟相位相反，形成差分时钟信号。
而数据的传输在CLK与CLK#的交叉点进行，可见在CLK的上升与下降沿（此时正好是CLK#的上升沿）都有数据被触发，从而实现DDR。
在此，我们可以说通过差分信号达到了DDR的目的，甚至讲CLK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。
之所以能实现DDR，还要从其内部的改进说起。
SDRAM内存芯片的内部结构图DDR内存芯片的内部结构图，注意比较上文中SDRAM的结构图 这也是一颗128Mbit的内存芯片，标称规格也与前文的SDRAM一样为32×4bit。
从图中可以看出来，白色区域内与SDRAM的结构基本相同，但请注意灰色区域，这是与SDRAM的不同之处。
首先就是内部的L-Bank规格。
SDRAM中L-Bank存储单元的容量与芯片位宽相同，但在DDR SDRAM中并不是这样，存储单元的容量是芯片位宽的一倍，所以在此不能再套用讲解SDRAM时 “芯片位宽=存储单元容量” 的公式了。
也因此，真正的行、列地址数量也与同规格SDRAM不一样了。
以本芯片为例，在读取时，L-Bank在内部时钟信号的触发下一次传送8bit的数据给读取锁存器，再分成两路4bit数据传给复用器，由后者将它们合并为一路4bit数据流，然后由发送器在DQS的控制下在外部时钟上升与下降沿分两次传输4bit的数据到输出。
这样，如果时钟频率为100MHz，那么在I/O端口处，由于是上下沿触发，那么就是传输频率就是200MHz。
这就是DDR SDRAM的工作原理，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。
3.DDR SDRAM与SDRAM的不同DDR SDRAM与SDRAM的不同主要体现在以下几个方面。
DDR SDRAM与SDRAM的主要不同对比表DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC 有效/无效等。
3.1 差分时钟差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟，而是起到触发时钟校准的作用。
由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。
但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。
而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。
与CK反相的CK#保证了触发时机的准确性3.2 数据选取脉冲（DQS）DQS是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。
每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。
完全可以说，它就是数据的同步信号。
我们分别从数据的读和写两个方面来分析DQS的不同作用。
读数据过程读数据过程在读取时，DQS与数据信号同时出现（也是在CK与CK#的交叉点）；即在读取时，DQS的上/下沿作为数据周期的分割点。
但是数据有效却是在DQS的高/低电平期中部，也就是CK的中间。
DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS 触发的时间间隔被称为tAC。
注意，这与SDRAM中的tAC的不同。
实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。
由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR-266，tAC的允许范围是±0.75ns，对于DDR-333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。
写数据过程写数据过程在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿。
但数据的接收触发有效却为DQS的上/下沿。
这和上面的读DDR的过程正好相反。
为什么会有这种差异？在写的过程，如果以DQS的上下沿区分数据周期的危险很大。
由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。
而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。
这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。
这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。
3.3 写入延迟在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达。
这个周期被称为DQS相对于写入命令的延迟时间（tDQSS， WRITE Command to the first corresponding rising edge of DQS），对于这个时间大家应该很好理解了。
为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。
tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。
tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。
有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。
不过，tDQSS产生了一个不利影响——读后写操作延迟的增加，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。
当CL=2.5时，读后写的延迟将为tDQSS+0.5个时钟周期（图中BL=2） 另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。
3.4 突发长度与写入掩码在DDR SDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长度为1）和全页式突发。
这是为什么呢？因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不稀奇。
但是，突发长度的定义也与SDRAM的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。
对于突发写入，如果其中有不想存入的数据，仍可以运用DM 信号进行屏蔽。
DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM 为高电平，那么之前从DQS中部选取的数据就被屏蔽了。
有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。
其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。
3.5 延迟锁定回路（DLL）DDR SDRAM对时钟的精确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDR SDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也有内部时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。