计算机组成原理 - 第六讲
《计算机组成原理》第6章jc
第6章存储器教学要求了解存储器的基本概念和性能指标、存储器芯片的类型和工作原理；掌握存储器的分类和存储系统的层次结构；掌握主存储器的基本组成及其工作过程、主存储器与CPU 的连接方法；掌握随机存储器和只读存储器的工作特征；理解cache的基本原理和工作方式；了解虚拟存储器的工作原理；掌握cache命中率的算法；理解cache替换算法的原理和过程，并能熟练应用两种常用的替换算法；掌握cache地址映像的原理。
教学重点存储器的基本组成及其工作过程、存储系统的存储结构、cache的基本原理和工作方式。
教学难点随机存储器的基本组成及工作原理、cache的工作方式。
课时安排本章安排10课时。
其中，理论讲授6课时，上机实验4课时。
教学大纲一、存储器概述1．存储器的基本概念2．存储器的分类3．存储器的性能指标4．存储系统的层次结构二、主存储器1．主存储器的概念2．主存储器的基本组成3．随机存储器的构成和常用芯片介绍4．只读存储器的分类和特点三、cache1．cache的概念2．cache的组成和工作原理3．替换算法4．cache的地址映像四、虚拟存储器1．虚拟存储器的功能和特点2．虚拟存储器的管理方式3．虚拟存储器的类型主要概念1．存储器2．存储器的分类3．主存储器4．随机存储器5．只读存储器6．存储系统的层次结构7．cache8．替换算法9．虚拟存储器实验存储器部件实验4课时在组成与系统结构试验台上搭建电路，观察、理解、验证存储器部件的原理和功能。
计算机组成原理(华科版)第六章 系统总线
4
计算机组成原理
第六章 系统总线
控制线： 控制线： 用于实现对设备的控制和监视功能。例如， 用于实现对设备的控制和监视功能。例如，CPU与主存 与主存 传送信息时， 通过控制线发送读或写命令到主存， 传送信息时，CPU通过控制线发送读或写命令到主存，启动主 通过控制线发送读或写命令到主存 存读或写操作。同时，通过控制线监视主存送来的MOC回答 存读或写操作 。 同时 ， 通过控制线监视主存送来的 回答 信号，判断主存的工作是否已完成。控制线通常都是单向线， 信号，判断主存的工作是否已完成。控制线通常都是单向线， 有从CPU 发送出去的，也有从设备发送出去的。除以上 种线 发送出去的，也有从设备发送出去的。除以上3种线 有从 还有时钟线、电源线和地线等， 外，还有时钟线、电源线和地线等，分别用作时钟控制及提供 电源。为减少信号失真及噪声干扰，地线通常有多根， 电源。为减少信号失真及噪声干扰，地线通常有多根，分布格 式很讲究。 式很讲究。
系统总线
内存总线 CPU 内存
IOP (通道) I/O 总线
I/O 接口
…
I/O 接口
图6.4
三总线结构
13
计算机组成原理
第六章 系统总线
由上述可知， 方式中， 由上述可知，在DMA方式中，外设与存储器间直接 方式中 交换数据而不经过CPU，从而减轻 对数据输入/输出 交换数据而不经过 ，从而减轻CPU对数据输入 输出 对数据输入 的控制， 通道”方式进一步提高了CPU的效率。通道 的效率。 的控制，而“通道”方式进一步提高了 的效率 实际上是一台具有特殊功能的处理器，又称为IOP（I/O处 实际上是一台具有特殊功能的处理器，又称为 （ 处 理器），它分担了一部分CPU的功能，以实现对外设的统 ），它分担了一部分 的功能， 理器），它分担了一部分 的功能 一管理及外设与内存之间的数据传送。显然，由于增加了 一管理及外设与内存之间的数据传送。显然， IOP，整个系统的效率将大大提高，然而这是以增加更多 ，整个系统的效率将大大提高， 的硬件代价换来的。三总线系统通常用于中、 的硬件代价换来的。三总线系统通常用于中、大型计算机 中。
计算机组成原理(蒋本珊)第六章讲解
第六章１．控制器有哪几种控制方式？各有何特点？解：控制器的控制方式可以分为３种：同步控制方式、异步控制方式和联合控制方式。
同步控制方式的各项操作都由统一的时序信号控制，在每个机器周期中产生统一数目的节拍电位和工作脉冲。
这种控制方式设计简单，容易实现；但是对于许多简单指令来说会有较多的空闲时间，造成较大数量的时间浪费，从而影响了指令的执行速度。
异步控制方式的各项操作不采用统一的时序信号控制，而根据指令或部件的具体情况决定，需要多少时间，就占用多少时间。
异步控制方式没有时间上的浪费，因而提高了机器的效率，但是控制比较复杂。
联合控制方式是同步控制和异步控制相结合的方式。
２．什么是三级时序系统？解：三级时序系统是指机器周期、节拍和工作脉冲。
计算机中每个指令周期划分为若干个机器周期，每个机器周期划分为若干个节拍，每个节拍中设置一个或几个工作脉冲。
３．控制器有哪些基本功能？它可分为哪几类？分类的依据是什么？解：控制器的基本功能有：（１）从主存中取出一条指令，并指出下一条指令在主存中的位置。
（２）对指令进行译码或测试，产生相应的操作控制信号，以便启动规定的动作。
（３）指挥并控制CPU 、主存和输入输出设备之间的数据流动。
控制器可分为组合逻辑型、存储逻辑型、组合逻辑与存储逻辑结合型３类，分类的依据在于控制器的核心———微操作信号发生器（控制单元CU）的实现方法不同。
４．中央处理器有哪些功能？它由哪些基本部件所组成？解：从程序运行的角度来看，CPU 的基本功能就是对指令流和数据流在时间与空间上实施正确的控制。
对于冯·诺依曼结构的计算机而言，数据流是根据指令流的操作而形成的，也就是说数据流是由指令流来驱动的。
中央处理器由运算器和控制器组成。
５．中央处理器中有哪几个主要寄存器？试说明它们的结构和功能。
解：CPU 中的寄存器是用来暂时保存运算和控制过程中的中间结果、最终结果及控制、状态信息的，它可分为通用寄存器和专用寄存器两大类。
计算机组成原理(第六章)
(5) 单总线结构容易扩展成多CPU系统：这只要在
系统总线上挂接多个CPU即可。
总线系统
2.双总线结构
这种结构保持了单总线系统简单、易于扩充的优
点，但又在CPU和主存之间专门设臵了一组高速的存 储总线，使CPU可通过专用总线与存储器交换信息， 并减轻了系统总线的负担，同时主存仍可通过系统总 线与外设之间实现DMA操作，而不必经过CPU。当然 这种双总线系统以增加硬件为代价。 CAI演示
总线系统
3.三总线结构
它是在双总线系统的基础上增加I/O总线形成的。 CAI演示。
在DMA方式中，外设与存储器间直接交换数据而 不经过CPU，从而减轻了CPU对数据输入输出的控制， 而“通道”方式进一步提高了CPU的效率。通道实际 上是一台具有特殊功能的处理器，又称为IOP(I/O处理 器),它可以分担一部分CPU的功能，以实现对外设的统 一管理及外设与主存之间的数据传送。显然，由于增 加了IOP，使整个系统的效率大大提高。然而这是以 增加更多的硬件代价换来的。
计算机组成原理
第六章 总线系统
课程教学要求
本章内容：
6.1 总线的概念和结构形态 6.2 总线接口
6.3 总线的仲裁、定时和数据传送模式
6.4 PCI总线
6.5 ISA总线和Future+总线
本章小结
总线系统
6.1 总线的概念和结构形态
6.1.1 总线的基本概念 6.1.2 总线的连接方式 6.1.3 总线结构对计算机系统性能的影响 6.1.4 总线的内部结构 6.1.5 总线结构实例
求串行数据或并行数据的方式不同，适配器分为串行
用。
总线系统
6.2 总线接口
6.2.1 信息的传送方式
陈伟婷计算机组成原理-ch6 总线系统
2019/11/1
1
第六章内容概要
基本概念 总线控制 总线接口 总线标准
2019/11/1
2
6.1 基本概念
总线是构成计算机系统的互连机构，是多个系统 功能部件之间进行数据传送的公共通路。
总线的分类
内部总线：CPU内部连接各寄存器及运算部件之间 的总线。
系统总线：CPU同计算机系统的其他高速功能部件， 如存储器、通道等互相连接的总线。
SBO# SDONE
TDI TDO TCK TM S TRST# IN TA # IN T B # IN T C # ” IN T D #
2019/11/1
AD[31:0] C/BE[3:0] PAR FRAME# TRDY# IRDY# STOP# DEVSEL# IDSEL REQ# GNT# CLK RST# D[63:32] BE#[7:4] PAR64 REQ64# ACK64# LOCK# PERR# SERR# SBO#
总线复用方式 某个传输线上既传送地址信息，又传送 数据信息。为此必须划分时间片，以便 在不同的时间间隔中完成传送地址和传 送数据的任务。
共享总线的部件分时使用总线
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三、同步(定时)方式
1. 同步定时
固定的定时
串行同步：信号编码 并行同步：专用时钟信号线
优点 时序关系简单，实现简单。具有较高的传输频率。
缺点 在设备速度不一致时按最坏情况确定，总线长度不能太 长(时钟相移)
2019/11/1
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2. 异步定时
在异步定时协议中，后一事件出现在总线上的时 刻取决于前一事件的出现，即建立在应答式或互 锁机制基础上。
计算机组成原理(第六章1)解析
总线系统
计算机通常使用二进制数码，它们可用电位
的高、低来表示，也可用脉冲的有、无来表示。
计算机中传输信息常采用三种方式：
①串行传送 ②并行传送 ③分时传送。
出于速度和效率上的考虑，总线上传送的信息
通常采用并行传送方式；
而出于传送距离、性价比及可靠性考虑，总线上
的信息又可采用串行传送方式。
总线系统
1.串行传送
ABUS
DBUS
CBUS
简单总线结构的不足之处在于：
（ 1）
CPU是总线上的唯一主控者，增加CPU
的工作负担;
（ 2）
总线信号是CPU引脚信号的延伸，即：
总线结构与CPU外部结构紧密相关，因
而通用性较差。
现代流行的总线内部结构如图6.4(教材P189)。
CAI演示
在现代总线结构中，CPU和它片内的Cache一起作为一个 模块与总线相连，系统中允许有多个这样的处理器模块。 由总线控制器负责完成多个总线请求者之间的仲裁与协调。 现代总线特点： 追求一种与系统结构、CPU组成、系统集成技术无关的 开发标准，并能满足包括单核或多核系统的主控者对环境的 需求。
接口：又称I/O适配器，具体指CPU与主存、外围 设备之间通过总线进行相互连接的标准逻辑部件。
AB DB
CPU
Interface 接口
BUS
外部 设备
CB
演示
接口部件在所连接的两个部件之间起着“缓冲、
转换器”的作用，以便实现彼此之间的信息交互。
为了使各类外围设备能接入系统，并与CPU正
确地交互工作，CPU必须通过各设备的接口，来协
线仲裁器。主板上一般至少有3个PCI总线扩充槽。
总线系统
2024版计算机组成原理第六章课件
计算机组成原理第六章课件•第六章概述•计算机系统层次结构•指令系统体系结构•微程序控制器目录•存储系统•输入输出系统•总结与展望第六章概述01掌握计算机系统的基本组成和工作原理；理解计算机中数据的表示和运算方法；了解计算机指令系统和汇编语言程序设计的基本原理；具备分析和设计简单计算机系统的能力。
01020304教学目标与要求章节内容与结构计算机中数据的运算阐述计算机中基本运算的实现方法，如算术运算、逻辑运算和移位运算等；计算机中数据的表示介绍计算机中数值数据和非数值数据的表示方法，包括进制数、定点数和浮点数等；计算机系统的基本组成包括硬件系统和软件系统两大部分，其中硬件系统由运算器、控制器、存储器、输入设备和输出设备五大部件组成；指令系统介绍指令的基本格式、寻址方式和指令的分类等；汇编语言程序设计简要介绍汇编语言的基本语法和程序设计方法。
由硬件系统和软件系统组成的整体，用于实现数据处理和信息存储等功能；计算机系统硬件系统软件系统计算机的物理部分，包括各种电子器件和机械设备等；计算机的程序和数据部分，用于控制和管理计算机的运行；030201执行算术运算和逻辑运算的部件；运算器控制计算机各部件协调工作的部件；控制器用于存储数据和程序的部件；存储器输入设备将外部信息转换为计算机能识别的二进制代码的部件；输出设备将计算机处理后的结果转换为人们能识别的信息的部件。
计算机系统层次结构02计算机系统抽象层的转化指令集体系结构层应用程序员通过该层使用机器指令编写的程序可以在多种处理器上运行，实现程序的可移植性。
微程序机器层该层通过微指令实现对指令集体系结构层的解释，微指令由硬件直接执行。
传统机器层该层包括操作系统、汇编语言以及传统的高级语言编译器和解释器，为程序员提供更为抽象和易用的编程接口。
操作系统通过系统调用为应用程序提供对硬件资源的访问接口，如文件操作、网络访问等。
系统调用硬件通过中断和异常机制与软件进行交互，实现处理器与外设之间的通信以及错误处理等功能。
白中英计算机组成原理第6章-总线系统
速度。 但硬件成本进一步增加。
动画演示： 6-3.swf
2021/2/14
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三总线结构的又一形式
局部总线
CPU
Cache
主存
局部I/O控制器
系统总线
局域网
SCSI
扩展总线接口 Modem 串行接口
扩展总线
2021/2/14
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多总线结构
2021/2/14
18
6.1.3 总线的内部结构
早期总线内部结构
1991年，Intel、Compaq等9家公司联合推出EISA总线；
EISA，Extended Industrial Standard Architecture
1992年，视频电子标准协会(VESA)公布了VL总线标准；
VL，VESA Local Bus
1992年，Intel公司推出了PCI总线；
电气特性
规定每一根总线上信号的传送方向及有效电平范围等内容；
时间特性
总线上各信号有效的时序关系；
2021/2/14
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2、总线标准
总线的标准化
为保证总线的性能充分发挥以及兼容问题而提出的； 主要包括总线的各种特性、数据传输率、总线通信协议、
仲裁协议等一系列规定和约定。 总线标准的来源
权威组织正式公布的标准； 实际存在的工业标准； 典型的标准总线 ISA、EISA、PCI等； 按总线标准设计的接口是通用接口。
(二) 总线仲裁 1. 集中仲裁方式 2. 分布仲裁方式
(三) 总线操作和定时 1. 同步定时方式 2. 异步定时方式
(四) 总线标准
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3
6.1 总线的概念和结构形态
6.1.1 6.1.2 6.1.3 6.1.4
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址 15 译 码
… …
WE
…
读写电路
…
…
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
0 0 行 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0 地 1 0 址
0
… 15 …
… 31 …
… 47 …
… 63 …
…
0 译 0 码 63
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
A8
A7 A6 行 地 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15 …
… 31 …
… 47 …
… 63 …
A5 址 1 A4 译
…
A3 码 63 0 A9 A2 A1 A0 列 0 地 15 16 31 32 47 48 63
T8
T 7 、T 8 一列共用
读放 D OUT
A 触发器原端
DIN
写选择 读选择
A´ 触发器非端
① 静态 RAM 基本电路的 读 操作
位线A
4.2
T5、T6 开 T7、T8 开 T6 读放 T8 DOUT
´
T5
A´
T1 ~ T4
行地址选择
A
T6
位线A
行选 列选
T7
列地址选择
T8
读选择有效 VA
读放
反相
T7 T8
T5 T6
A´ A
(2) 静态 RAM 芯片举例
① Intel 2114 外特性
WE A9 A8 CS I/O 1 I/O 2 I/O 3 I/O 4
4.2
A0
…
Intel 2114
存储容量 1K×4 位 VCC GND
曾经讲到过的重合法，怎么实现选一次四列？
A4 A3 A2 A1 X 地 址 译 码 器 X0
(b) PDP11 按 字节 寻址 224 = 16 MB 按 字 寻址 8 MW
若字长为 32 位
按 字 寻址
4 MW
4. 主存的技术指标
(1) 存储容量 (2) 存储速度
• 存取时间 存储器的 访问时间 读出时间 写入时间 • 存取周期
4.2
主存 存放二进制代码的总位数
连续两次独立的存储器操作
存储容量 1K×4 位 VCC GND
② Intel 2114 RAM 矩阵 (64 × 64) 读
A8
A7 A6 行 地 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15 …
… 31 …
… 47 …
… 63 …
A5 址 1 A4 译
…
A3 码 63 0 A9 A2 A1 A0 列 0 地 15 16 31 32 47 48 63
0 0 行 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0 地 1 0 址
0
… 15 …
… 31 …
… 47 …
… 63 …
…
0
…
…
…
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
16
31
32
47
48
63
读写电路 CS
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
0
… 15 …
… 31 …
… 47 …
… 63 …
…
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
…
读写电路
…
0
…
16
15
31
32
47
48
63
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
0 0 行 第一组
10 ns 20 ns 200 ns
辅存层次
ms
4.1
CPU
缓存
主存
辅存
（速度） 缓存 主存
主存储器 实地址 物理地址
（容量） 主存 辅存
虚拟存储器
虚地址
逻辑地址
一、概述
4.2 主存储器
读 写 电 路
1. 主存的基本组成
数据总线 MDR
…
存储体
…
驱动器
…
…
控制电路
译码器
…
MAR
读
写
地址总线
2. 主存和 CPU 的联系
0
4.2
第四组 48
第二组 16
第三组 32
0 地 1 0 址
0
… 15 …
… 31 …
… 47 …
… 63 …
…
0
…
… …
…
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
16
31
32
47
48
63
读写电路 读写电路
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
…
…
15 0 D0
…
15,7
…
…
7
D7
位线
读 / 写选通
读/写控制电路
(2) 重合法
A4 A3 A2 A1 A0 0 0 0 X 地 址 译 码 器 X0
32×32 矩阵
4.2
0,0 0,0
…
0,31
0
0
31,0 X 31
Y0
A 9 0A 8 0A 7 0 A 6 0A 5 0
…
…
…
31,31I/O来自0 列 0 0 地 0 址 15 0 译 码
… …
WE
…
读写电路
…
0
…
16
15
31
32
47
48
63
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
0 0 行 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0 地 1 0 址
32×32 矩阵
0,0
…
0,31
31,0 X 31
…
…
…
31,31
A0
I/O
D
Y0
A9
Y 地址译码器 A8 A7 A6
Y31
A5 读 /写
(2) 静态 RAM 芯片举例
① Intel 2114 外特性
WE A9 A8 CS I/O 1 I/O 2 I/O 3 I/O 4
4.2
A0
…
Intel 2114
47
48
63
读写电路 读写电路 CS
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
③ Intel 2114 RAM 矩阵 (64 × 64) 写
0 0 行 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0 地 1 0 址
0
… 15 …
… 31 …
… 47 …
… 63 …
…
4
1 8
二、半导体存储芯片简介
1. 半导体存储芯片的基本结构
地 址 线 片选线
片选线
CS CE WE （低电平写 高电平读）
4.2
译 码 驱 动
存 储 矩 阵
读 写 电 路
数 据 线
读/写控制线
…
读/写控制线
OE （允许读） WE（允许写）
…
存储芯片片选线的作用
4.2
用 16K × 1位 的存储芯片组成 64K × 8位 的存储器
… 31 …
… 47 …
… 63 …
…
0
…
… …
…
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
16
31
32
47
48
63
读写电路 读写电路
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
② Intel 2114 RAM 矩阵 (64 × 64) 读
0 0 行 第一组
数据总线 读
4.2
MDR
CPU
MAR
写 地址总线
主 存
3. 主存中存储单元地址的分配
高位字节 地址为字地址
字地址 字节地址
4.2
字节地址
低位字节 地址为字地址
字地址
0 4 8
0 4 8
1 5 9
2 6 10
3 7 11
0 2 4
1 3 5
0 2 4
(a) IBM360 设地址线 24 根 若字长为 16 位
Y 地址译码器 Y31
D
读 /写