EDA课程设计报告-16选1选择器
EDA技术与应用实践案例1 数据选择器
案例1数据选择器1.1 预习内容(1)数据选择器的逻辑功能图1 数据选择器的逻辑符号(2)Quartus软件下的FPGA开发流程设计输入(原理图／HDL文本编辑)，综合，适配，时序仿真与功能仿真，编程下载，硬件测试。
1.2 案例目的熟悉利用QuartusⅡ的代码输入方法设计简单组合电路，并掌握编程配置以及硬件测试验证等一系列相关技术。
1.3 案例环境为了避免将EDA技术的学习仅仅停留在软件设计和功能模拟上而是立足于有效地提高VHDL的应用和实践的能力本章提供了19则基于VHDL的逻辑设计示例及相应的实训案例。
1.4 案例原理图2 数据选择器的逻辑图思考：EDA技术是如何把代码变成网表电路图的？1.5 案例步骤(1)按照第一部分介绍的方法与流程，完成代码的输入、编译、综合，通过对报错信息的分析调试代码直到代码完全正确。
完成电路的仿真，观察仿真波形是否符合电路的逻辑功能要求。
(2)完成电路的引脚锁定，将a，b，s分别锁定到按键或者跳线上，将Y锁定到LED小灯上。
(3)适配、实验板上的硬件测试，观察电路工作是否正常。
1.6 案例报告详细叙述数据选择器的设计流程；给出综合后的网表电路图；给出数据选择器的时序分析情况；最后给出硬件测试流程和结果。
1.7 附录1.7.1 设计代码ENTITY mux21a ISPORT(a, b : IN BIT;s: IN BIT;y: OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy <= a WHEN s = '0' ELSE b ;END ARCHITECTURE one;数据选择器的VHDL描述1ENTITY mux21a ISPORT(a, b, s: IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s='0' THENy <= a; ELSEy <= b;END IF;END PROCESS;END ARCHITECTURE one;数据选择器的VHDL描述2 1.7.2 仿真结果图4 数据选择器仿真波形图。
EDA多路选择器设计实验报告
EDA多路选择器设计实验报告多路选择器设计实验一、实验目的:进一步熟悉Quartus II的Verilog文本设计流程，组合电路的设计仿真和硬件测试。
二、实验内容:1、根据4.1节流程，利用Quartus II完成4选1多路选择器的文本代码编辑输入和仿真测试等步骤，给出仿真波形。
2、在实验系统上硬件测试，验证此设计的功能。
三、实验程序:Quartus II程序:module mux41a(a,b,c,d,s0,s1,y);input a,b,c,d;input s0,s1;output y;reg y;always@(a,b,c,d,s0,s1)begin :mux41case({s0,s1})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default :y<=a;endcaseendendmodulemodelsim程序:// Copyright (C) 1991-2012 Altera Corporation// Your use of Altera Corporation's design tools, logic functions // and other software and tools, and its AMPP partner logic // functions, and any output files from any of the foregoing // (including device programming or simulation files), and any // associated documentation or information are expressly subject // to the terms and conditions of the Altera Program License // Subscription Agreement, Altera MegaCore Function License // Agreement, or other applicable license agreement, including, // without limitation, that your use is for the sole purpose of // programming logic devices manufactured by Altera and sold by // Altera or its authorized distributors. Please refer to the // applicable agreement for further details.//******************************************************************** *********// This file contains a Verilog test bench template that is freely editable to// suit user's needs .Comments are provided in each section to help the user// fill out necessary details.//******************************************************************** *********// Generated on "10/11/2015 21:31:33"// Verilog Test Bench template for design : mux41a//// Simulation tool : ModelSim-Altera (Verilog)//`timescale 1 us/ 1 psmodule mux41a_vlg_tst();// constants // general purpose registers//reg eachvec;// test vector input registersreg a;reg b;reg c;reg d;reg s0;reg s1;// wires wire y;// assign statements (if any) mux41a i1 (// port map - connection between master ports and signals/registers .a(a),.b(b),.c(c),.d(d),.s0(s0),.s1(s1),.y(y));initialbegina=0;b=0;c=0;d=0;s0=0;s1=0;#20 s0=0;s1=1;#20 s0=1;s1=0;#20 s0=1;s1=1;#20 $stop;endalways #2 a=~a;always #4 b=~b;always #6 c=~c;always #8 d=~d;endmodule四、实验步骤:1、打开Quartus II，点击“file”中的“New Project Wizard”，新建工程到指定文件夹中2、点击“New”新建工作簿，写入程序3、点击“compile design”进行编译方法一:联合仿真1、点击“processing”中的“start”2、点击“file”中的“open”，找到“modelsim”，查找“.vt”文件3、打开“mux41a”文件4、修改文件中的程序5、打开“Assignments”，点击“setting”，修改时间6、点击“test benches”后再点击“New”添加“mux41a”文件7、再进行编译8、点击“Tools”，打开“Run Simulation Tool”，再选择“RTL Simulation”方法二:modelsim单独仿真1、在modelsim中新建“sim”文件2、打开“modelsim”，创建工程3、点击“create new file”，新建两个工作簿4、分别添加相应程序进去，进行编译5、选择library,点击work，之后再右击add?to wave?selected signals，最后选择simulate点击run?run all。
课程设计报告：16选1选择器---数字逻辑课程设计
课程设计报告课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计专业网络工程班级 1102 学号 21 姓名张宏磊指导教师刘洞波陈华光陈多2012年 12月 27日课程设计任务书课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计专业班级网络工程学生姓名 1102 学号 21 指导老师刘洞波邓作杰陈多审批任务书下达日期： 2012年 12月 27日任务完成日期：2013年 01月 11日目录一、16选1选择器的功能...................................1．函数真值表.............................................2．函数电路图.............................................3．函数表达式.............................................二、详细设计..............................................1．创建项目................................................ 2．VHDL文本设计语言输入...................................3．编译功能界面............................................4．编译成功................................................5. 打开波形编辑器窗口.......................................6.对应结点查找..............................................7.综合编译形成网表..........................................三、程序功能调试............................................1．进入波形仿真功能.........................................2．给定输入信号.............................................3．进行时序仿真.............................................4．生成波形图...............................................四、心得体会...............................................------------------------------------------------------------------一、JK触发器的主要功能....................................1．特性方程................................................ 2．真植表.................................................. 3．函数逻辑电路图..........................................二、详细设计................................................. 1．创建项目..........................................2．输入文本语言程序进行编译................................. 3．编译成功，选择波形编辑器功能............................. 4．进行仿真设置............................................. 5．查找对应结点............................................ 6．形成综合后网表...........................................三、程序功能调试............................................ 1．给定输入................................................. 2．进入波形仿真............................................. 3．形成仿真波形.............................................四、心得体会................................................五、附录................................................... 1．16选1选择器设计源代码.................................. 2．JK触发器设计源代码...................................... 3．参考书目................................................ 4．课程设计评分表..........................................一、16选1选择器的主要功能数据选择器是常用的组合逻辑部件之一。
EDA技术实验报告完整版
福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。
2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
电子行业EDA课程设计报告
电子行业EDA课程设计报告1. 引言本文档是电子行业EDA课程的设计报告，旨在介绍课程的设计目标、内容、实施过程以及所取得的成果。
EDA（Electronics Design Automation）是指电子设计自动化，是电子行业中一种重要的设计和开发方法。
本课程旨在培养学生掌握EDA的基本概念、流程和工具，从而提高他们在电子行业中的设计能力和竞争力。
2. 设计目标本课程的设计目标如下：1.培养学生掌握EDA的基本概念和原理。
2.培养学生熟练掌握EDA工具的使用和应用。
3.培养学生具备独立进行EDA项目设计和开发的能力。
4.提高学生的团队合作和沟通能力。
3. 课程内容本课程的内容主要包括以下几个方面：3.1 EDA基础知识在本节课程中，学生将学习EDA的基本概念和原理，包括电子设计流程、硬件描述语言、电路仿真和验证等方面的知识。
3.2 EDA工具的使用本节课程将介绍常用的EDA工具，包括电路设计工具、电路仿真工具和电路布局工具等。
学生将学习如何使用这些工具进行电路设计、仿真和验证。
3.3 EDA项目设计与开发在本节课程中，学生将进行一个EDA项目的设计与开发实践。
学生将根据给定的项目需求，使用所学的EDA工具进行电路设计、仿真和验证，并最终提交一个完整的EDA项目报告。
3.4 团队合作与项目管理本节课程将讲解团队合作和项目管理的基本原理和方法，包括任务分配、进度管理和沟通协作等方面的内容。
学生将通过分组合作，在完成EDA项目的过程中提高团队合作和沟通能力。
4. 实施过程本课程的实施过程主要包括以下几个阶段：4.1 阶段一：知识讲解在此阶段，教师将讲解EDA的基本概念、流程和工具使用方法。
学生将通过课堂听讲和课后阅读相关资料，对EDA的基础知识进行学习和理解。
4.2 阶段二：工具练习在此阶段，学生将通过实际操作，熟悉常用的EDA工具的使用方法。
教师将提供实验环境和相关实验指导，学生将利用课余时间进行工具的练习和实践。
16选1选择器---数字逻辑课程设计
课程设计报告课程名称数字逻辑课程设计课题任务一16选1选择器设计课题任务二JK触发器的设计专业网络工程班级1001学号06姓名陈国栋指导教师刘洞波陈华光陈多2011年12月31日课程设计任务书课程名称数字逻辑课程设计课题任务一16选1选择器设计课题任务二JK触发器的设计专业班级网络工程学生姓名学号指导老师审批任务书下达日期：2011年12月14日任务完成日期：2011年12月31日前言Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。
QuartusII design 提供完善的timing closure 和LogicLock™ 基于块的设计流程。
QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。
Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。
具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
eda
实验项目一一、实验目的1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验内容使用MAXPLUSII软件,设计一个3－8译码器,得出正确的仿真验证结果。
三、实验原理、方法和手段3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平情况下，能表示所有的输入组合。
3-8译码器采用原理图输入的方式将三个输入端与其的非以八种与的方式进行连接进而得出输出。
四、设计输入五、仿真输出六、实验总结（被加数）Ai（被加数）Bi（半加和）Hi（本位进位）Ci实验二 半加器设计实验类型：综合 一、实验目的设计并实现一个一位半加器。
二、实验内容使用MAXPLUSII 软件,设计一个一位半加器,得出正确的仿真验证结果。
三、实验原理、方法和手段半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数的和。
一位半加器有两个输入、输出。
一位半加器示意图Bi Ai Bi Ai Hi ∙+∙= Bi Ai Ci ∙=采用原理图输入的方式将两个输入端同或输出是，与输出co四、设计输入五、仿真输出六、实验总结实验项目 五一、实验目的设计并实现一个带进位的通用加法器设计。
二、实验内容使用MAXPLUSII 软件设计一个带进位的通用加法器,得出正确的仿真验证结果。
三、实验原理、方法和手段加法器，是产生数的和的装置。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
课程设计报告课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计专业班级学号姓名指导教师2013-12-8课程设计任务书课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计专业班级网络工程学生学号指导老师审批任务书下达日期： 2011年 12月 14日任务完成日期：2011年 12月 31日前言Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。
QuartusII design 提供完善的timing closure 和LogicLock™ 基于块的设计流程。
QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。
Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera HardwareDescription Language）等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。
具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA 工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。
目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。
Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。
该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。
Quartus 平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。
改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
支持MAX7000/MAX3000等乘积项器件一、设计容：本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用 VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成2个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
题目:16选1选择器电路设计；JK触发器的设计;二、实验目的：（1）掌握基本逻辑电路的设计原理及其设计方法。
（2）熟悉CPLD 应用设计及EDA 软件的使用。
(3) 学会使用计算机组成实验箱中的可编程逻辑器件。
三、设计要求：课程设计报告规课程设计报告应包含如下几个部分1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2)详细设计按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
3)调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。
b.设计过程中遇到的问题以及解决问题的方法。
c.课程设计过程经验教训、心得体会。
4) 书写格式见附带说明。
4)附录a.参考书目b.源程序清单（带注释）●考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。
具体考核标准包含以下几个部分：1)平时出勤（占10%）2)系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）3)程序能否完整、准确地运行，个人能否独立、熟练地调试程序（占40%）4)设计报告（占30%）5)注意：不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。
6)独立完成情况（占10%）。
●课程设计验收要求1)运行所设计的系统。
2)回答有关问题。
3)提交课程设计报告纸质稿。
4)提交源程序或设计报告文档电子稿。
5)依容的创新程度，完善程序情况及对程序讲解情况打分。
四、进度安排上机时间：十六周周四 14:00-18:00十七周周二 8:00-12:00、14:00-18:00十七周周四 8:00-12:00十七周周五 8:00-12:00十八周周二14:00-18:00（交报告）附带说明：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（程序清单）。
正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。
正文的容:一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。
2个任务独立完成对应报告，共用封面、封底，装订成一册。
正文总字数要求在5000字以上（不含程序原代码）。
目录一、16选1选择器的功能 (1)1．1函数真值表 (1)1．2函数电路图 (2)1．3函数表达式 (3)二、详细设计 (3)2．1创建项目 (3)2．2VHDL文本设计语言输入 (4)2．3编译功能界面 (5)2．4编译成功 (5)2. 5打开波形编辑器窗口 (6)2. 6对应结点查找 (6)2. 7综合编译形成网表 (7)三、程序功能调试 (7)3．1进入波形仿真功能 (7)3．2给定输入信号 (8)3．3进行时序仿真 (8)3．4生成波形图 (9)四、心得体会 (9)------------------------------------------------------------------一、JK触发器的主要功能 (10)1．1特性方程 (10)1．2真植表 (10)1．3函数逻辑电路图 (11)二、详细设计 (11)2．1创建项目 (11)2．2输入文本语言程序进行编译 (12)2．3编译成功，选择波形编辑器功能 (13)2．4进行仿真设置 (14)2．5查找对应结点 (14)2．6形成综合后网表 (14)三、程序功能调试 (15)3．1给定输入 (15)3．2进入波形仿真 (15)3．3形成仿真波形 (16)四、心得体会 (17)五、附录 (18)5.1 116选1选择器设计源代码 (18)5.2 JK触发器设计源代码 (20)5.3 参考书目 (23)5.4 课程设计评分表 (24)一、16选1选择器的主要功能数据选择器是常用的组合逻辑部件之一。
它由组合逻辑电路对数字信号进行控制来完成比较复杂的逻辑功能。
它有若干个数据输入端D0、D1、....，若干个控制输入端A0、A1，......和一个输出端Y0。
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。
它的功能相当于一个多个输入的单刀多掷开关.因此数据选择器又称多路转换器或多路开关。
数据选择器(MUX)的逻辑功能是在控制输入端加上适当的信号，既可从多个输入数据源中讲所需的数据信号选择出来，送到输出端。
1.1函数真值表1.2函数电路图1.3函数表达式E=0E D C B A +1DE C B A +32CDE B A E D C B A ++++54DE C B A E D C B A 6E D BC A+10987E D C B A DE C B A E D C B A BCDE A ++++14131211E D ABC DE C AB CDE B A E D C AB ++++15ABCDE二、详细设计2.1工程管理,进入quartus||界面，创建项目2.2VHDL文本语言设计输入2.3编译功能界面2.4编译成功2.5打开波形编辑器窗口2.6对应结点查找2.7综合编译，形成综合编译后网表三、程序功能调试3.1进入波形仿真功能3.2给定输入信号3.3进行时序仿真3.4形成波形图四、心得体会总结这次数字逻辑课程设计历经两个星期，从得知课设题目，知道我们寝室有三个人是做一个题目，然后我们三个决定互相合作，查阅资料，到研究出总体设计，详细设计，然后编写程序，再到最后的上机调试，修改程序，完善程序，收获颇多。
让我懂得了与队友的合作更是一件快乐的事情，只有彼此都付出，彼此都努力维护才能将作品做的更加完美。
而团队合作也是当今社会最提倡的。
曾经听过，MBA之所以最近不受欢迎就是因为欠缺团队合作的精神和技巧通过我们两个星期的的努力16选1选择器的设计已全部完成，能够完成预期的功能，在本课题的设计中体现了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及PLD器件速度快，使用方便，便于修改等特点。
由于时间有限和经验是平的欠缺，不足之处还望老师予以指正。
在这一周里我们再次熟悉和增强了对VHDL语言的基本知识，熟悉利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来。
VHDL硬件描述语言打破了硬件和软件设计人员之间互不干涉的界限，可以使用语言的形式来进行数字系统的硬件结构、行为的描述，直接设计数字电路硬件系统。