cadence多通道布局总结精要知识点
cadence 学习笔记
1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。
是什么地方需要设置，哪位大虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。
2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight高亮默认颜色？答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。
4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键答：可以按数字区里的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。
然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。
CADENCE PCB设计：布局与布线
号线的放置和布线过程 该约束管理系统是完全集成到PCB 编辑器中 而约束可以随着设计过程的进行而被实时地确认 确认过程的结果是用图形化的方式表示约束条件是否满足 满足约束用绿色显示 不满足约束就用红色显示 这可使设计师可以及时地看到设计的进度 以及因电子数据表中任何设计变动而产生的影响 布图规划与布局约束和规则驱动的方法有利于强大而灵活的布局功能 包括互动和自动的元件布局 工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的 区域 可以通过REF 封装方式 相关信号名 零件号码或原理图表/页面号码来过滤或选择元件 当今的电路板上有成千上万种元器件 需要精确的管理 通过实时的器件装配分析和反馈 得以实现器件装配时从整体上来考虑并满足EMS 规则 以提高设计师的设计速度和效率 DFA(可装配型设计)分析 Allegro PCB Design XL 和GXL 有提供 实现了在互动式元件放置时 实时地进图1 Cadence PCB 设计解决方案集成了从简单到复杂PCB 设计所需的所有工具 行DFA 规则检查 基于一个器件类型和封装排列的二维电子表格 DFA 可以实时地检查器件的边到边 边到端或端到端的距离是否违反最小要求 使得PCB 设计师可以同步地放置元器件以实现最优的可布线性 可生产性和信号时序要求 战略规划和设计意图 GRE global rounting environment 由总线互联主导的高度约束 高密度设计可能会花大量时间用于战略性规划和布线 加上当今元件的密度问题 新的信号标准和特定的拓扑结构要求 传统的CAD 工具和技术已经不足以满足捕捉设计师的特定布线意图要求动态铺铜动态铺铜技术提供了实时灌注/修复功能Shape 参数可以被适用于三个不同的方面参数可以被添加到全局shape, 同类shape以及单个shape 中 走线 导孔和元件添加到动态铜皮中 将会按照其形状自动连接或避让 当物体被移去时 形状会自动填充回去 在编辑完成后 动态铺铜不需要批量自动避让 也不需要其它的后期加工步骤RF 设计RF 设计要求包括要比以往更快 更精确地解决高性能/高频率电路 RF/复合信号技术为PCB RF 设计提供了一种完整的 从前端到后端 从原理图到布局到制造的解决方案 RF 技术包含了高级的RF 性能 包括参数化创建和编辑RF 器件的智能布局功能以及一种灵活的图形编辑器 一种双向的IFF 界面提供了RF 电路数据的快速而有效地图3 动态推挤功能让交互式布线非常容易 即便是在最尖端的设计上PCB 制造可以进行全套底片加工 裸板装配和测试输出 包括各种格式的Gerber 274x NC drill 和裸板测试 更重要的是 Cadence 通过其Valor ODB++界面 还包含Valor Universal Viewer 支持业界倡导的Gerber-less 制造 ODB++数据格式可创建精确而可靠的制造数据 进行高质量的Gerber-less 制造 PCB 自动布线器技术自动化的互联环境设计复杂度 密度和高速布线约束的提高使PCB 的手动布线既困难又耗时 复杂的互联布线问题通过强大的 自动化的技术得以解决 这种强大的 经实践证明的自动布线器含有一种批量布线模式 含有众多的用户可定义的布线策略 以及自动的策略调整 互动的布线环境 具有实时互动走线推挤特性 有助于对走线的快速编辑 具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境 使得无需切换应用程序就可以进行放置变更 优化布线 通过使用自动交互式布图规划和放置功能 设计师可以提高布线质量和效率 这与元件布局直接相关 此外 广泛的规则集让设计师可以控制范围广泛的约束 从默认的板级规则到按照线路种类的规则 再到区域规则 Allegro 产品提供的高速布线能力能图4 PCB RF 设计完整的从前端到后端型解决方案图5 高级自动布线技术有效地解决密集型 高约束设计图6 布局编辑器容许你在布线过程的所有阶段评估空间 逻辑流程和拥挤度文档Cadence工具提供了用户向导 前后关联帮助 F1 参考指南 在线教程和多媒体演示等一系列的文档这些文档可以帮助你•通过搜索在线帮助系统寻找你所需要的。
Cadence自学笔记笔记
Cadence⾃学笔记笔记Cadence SPB15.7 快速⼊门视频教程⽬录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习⽅法，了解CADENCE软件Cadence下⼏个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯⽚设计Layout plus orcad ⾃带的pcb板布局布线⼯具，功能不是很强⼤，不推荐使⽤Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb⾃动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更⽅便相对于OrCAD CaptureI 放⼤O 缩⼩页⾯属性设置options Design Templateoptions Schematic Page Propertie s第2讲创建⼯程，创建元件库原理图元件库，某元件分成⼏个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作⽅法1、homogeneous 和heterogeneous 区别homogeneous,芯⽚包含⼏个完全相同的部分选择该模式，画好第⼀个part后，后⾯的part会⾃动⽣成，因为完全⼀样。
但是引脚编号留空了，要⾃⼰再设置引脚编号。
heterogeneous芯⽚包含⼏个功能部分，可按照功能部分分成⼏个部分。
ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件⾃动编号，在项⽬管理窗⼝选择项⽬，点击tools annotate,在Action下⾯选择相应的动作。
2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使⽤heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成⼏个part,并且⽤了多⽚这样的分裂元件。
Cadnece版图设计技巧总结
Cadence版图设计学习笔记目录Cadence版图设计学习笔记 (1)一、Candence操作 (3)1.进入版图工作环境 (3)2.最常用快捷键 (3)yout环境界面常用操作 (5)二、DESING RULES (6)三、各器件简述 (7)四．版图技巧 (16)1．对敏感线的处理 (16)2．匹配问题的解决 (17)3．噪声问题的处理 (17)4．版图对称性 (18)五、布局布线 (18)六、版图流程 (19)七、ELLA的心得 (20)1．关于电路的问题 (20)2．关于ESD的问题 (20)3．关于滤波电容问题 (22)4．关于天线效应 (23)5．关于电源线和地线问题 (23)6．学会看参考文件 (23)7. 本次流片所画版图 (24)一、Candence操作1.进入版图工作环境1.进入unit ：Xmanger1.3..9＝》Xbrowser＝》EDA4＝》用户名＝》密码2.界面上右键－》tools－》terminal－》3.在layout目录输入icfb 登陆Candence4.icfb后面加“& ”的作用是之后可以继续在Shell窗口操作命令5.在icfb窗口tools－》library manager－》选择library，cell，view。
6.如果是新建，则FILE－》new里面新建。
7.在icfb窗口的tools－》library path 可以加库2.最常用快捷键f:全景图ctrl＋z：放大shift＋z：缩小shift＋f：详细版图（非symbol）u：undow：上一界面i：调用器件q：看属性r：画矩形p：固定长度的可折线l：lable 标注端口、电源、地等。
所标识的金属层，用该层TEXT层标识。
如，M6层金属则选择M6TEXT层。
s:拉伸收缩Shift＋C：把线断开（注意：先选中线，再操作）Shift＋M: merge（同上，先选中线）k：标尺shift＋k：取消标尺器件旋转：q－》选rotate度数－》Apply对于已选器件：“M“左键右键旋转g:格点鼠标在各格点移动一般不用如果取消，则再按一次“g”shift+x: 进入调用器件的下层shift＋b：返回上层F3：在选择了操作命令后，按F3可以显示旋转，宽度调整等被操作器件特性。
Cadence、Allegro学习心得分享
PCB学习心得一、写在前面的话本文将着重介绍一个PCB菜鸟的学习心得，详细的记录每个要点的操作方法和原因，着重将这个过程中学习到的一些东西与大家分享。
同时如发现有任何问题或者是好的方法和建议，请大家指出，共同学习、共同进步！——PCB路漫漫其修远兮，吾将上下而求索接下来将从PCB设计的怎个流程和大家分享二、PCB设计前的准备1．PCB设计之前，请确保原理图的正确性，DRC检测能正常通过，这是必须的a.点击：Tool-->Design Rules Check,如下图所示或者直接点击快捷方式：2具体的每个操作的说明：○1元器件快速排序○2DRC检查(作用同上)○3网表生成○4元器件清单注：元器件生成清单，点击上图中的4，需要在下图位置添加PCB封装属性即可得到元器件清单BOM具体操作为在Header添加tPCB Footprint，在Combined property string添加t{PCB Footprint}2.DRC检测规则按如下规则即可如图的检测规则为默认，如有特殊需求可自行修改！出现最多的“WARNING(ORCAP-1829): Possible pin type conflict ICXX”这个是指CPLD 或者FPGA的IO口方向设置，可以忽略！由于后期可能需求调整IO口的位置，现在操作无意义。
注：1、所选的原理图封装一定要正确，PCB封装同时也应该制作好。
2、原理图的封装应该选择合理，避免在实际的PCB绘制过程中存在问题。
三、DXF文件的导入1.新建一个.brd文件注意：选择Mechanical symbol2.按如下操作File-->Import-->DXF点击Edit后，出现如下的画面，并且按数字的标记操作即可。
3.完成如上两步，点击OK，再点击Import，出现了Dxf文件。
找到板框外形后，点击Edit-->Change，在Options中选择Board Geometry，在子项中选择Outline然后选择一个封闭的外框作为Outline，如下图，然后保存。
cadence 原理图学习笔记
Design Entry CIS ：板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor：PCB布局布线的软件PCB Router：自动布线的工具PCB SI：线路板的完整性分析SigXplorer：线路板的完整性分析平时画原理图工具：OrCAD Capture CIS原理图模板设置：创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性，包括名称，索引号，封装，多元件共体，等信息元件库原理图编辑界面单个引脚放置：弹出引脚属性设置阵列引脚放置：单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。
放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令，右击End Mode 或者Esc元件属性，设置引脚管脚显示等。
元件封装属性修改，原理图与pcb封装的映射就在这里修改。
多元件共体浏览分裂元件浏览。
不规则元件第3讲：分裂元件制作创建Homogereous双运放元件，每个单元件都一摸一样，引脚编号不同，电源脚编号可以重复。
新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。
需要全部重新定义引脚编号。
引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。
创建Heterogeneous元件，每部分图形可以不一致。
快捷键Ctrl+n 会完全留空，全部要重新画。
分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。
分裂元件的组定义，在元件库中操作，使同组元件具备同一属性。
第一步：创建元件第二步：给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。
要求同名同参数第三步：在原理图中双击元件使同组的元件都新属性参数相同即可。
配对时不能冲突，比如双运放就只能有两个运放，同一参数有三个运放相同的话就出错了。
cadence学习小结
Cadence学习小结作者：詹书庭一、 cadence和AD的区别1、cadence适合做高端设计，AD（Altium Designer）适合做低端设计，比如51、ARM这些简单的电路板用AD是非常方便的。
2、AD操作简单，上手比cadence更快；cadence功能更强，元件带的属性更多，更适合于复杂设计，其仿真功能也是非常强大的3、做些简单的设计还是推荐大家使用AD，因为AD的PCB库比较齐全，而cadence的封装库大多要自己画，而对于新手来说这个是比较费时和费力的。
还有就是外面的PCB厂商支持AD，也就是不需要自己做光绘文件，而cadence是必须要自己出光绘文件。
二、 cadence15.7和16.5版本的异同1、快捷键不尽相同，不管是在原理图还是在PCB里都有一些快捷键是不一样的，好像在Pspice里是一样的。
2、16.5的仿真（pspice）更强大，自带的例子更多，而15.7几乎没有自己的例子。
这对设计也省事很多。
原理图方面也有些改进，尤其是右键框选可以放大，在个很方便的，在15.7中是没有这个功能的。
PCB方面，已经全部改用allegro设计方式，而15.7的Layout plus可以用于导入AD（protel）PCB文件的导入，而在16.5里面没有这一向，所以16.5的AD向cadence的PCB导入就比较麻烦了。
3、在焊盘设计界面也有所不同，这不是最主要的，我认为最大的改变应该还是在规则方面，16.5全部采用约束管理器，而15.7有一些简便的设置选项，对初学者可能更实用，而16.5则显得更专业，我想这也是软件发展趋势所致。
三、 原理图（1）、新建工程、原理图纸 颜色、格点、放（2）、环境设置：2.1：OptionsPreference大比例、选择方式、文本编辑、版图仿真、杂项设置等 设计模板设置2.2： Options Design Template 自动保存选项设置2.3：Options Autobackup 设置当前工2.4：Options Schematic Page Properties程的纸张尺寸。
cadence技能总结 -回复
cadence技能总结-回复Cadence技能总结Cadence是一款功能强大的电子设计自动化软件套件，广泛应用于集成电路的设计、验证和实现过程中。
作为一个电子工程师，熟练掌握Cadence 技能是非常重要的，它可以帮助我们更高效地完成电路设计和仿真工作。
本文将以“Cadence技能总结”为主题，逐步展开介绍Cadence的使用和技巧，希望能对读者在学习和应用Cadence方面有所帮助。
第一部分：Cadence的基本介绍在本节中，将简要介绍Cadence的基本概念和使用环境。
Cadence是一个综合性的电子设计自动化软件套件，由多个模块组成，包括Schematic Capture、Simulation、Layout、Place & Route等。
它的主要目标是帮助工程师完成从电路设计到物理实现的整个流程。
Cadence通常在Windows或Linux操作系统上运行，并通过图形用户界面（GUI）进行操作。
学习使用Cadence之前，我们需要对其整体框架和基本操作有一个基本的了解。
第二部分：Cadence的Schematic Capture模块Schematic Capture模块是Cadence中最常用的模块之一，它提供了一个图形界面，可帮助工程师绘制原理图。
在本节中，我们将介绍如何使用Schematic Capture模块创建原理图、添加元件和连接电路等基本操作。
同时，还需要了解如何使用Cadence的元件库和设置元件属性等技巧，帮助我们更加高效地绘制电路图。
第三部分：Cadence的Simulation模块Simulation模块是Cadence中用于电路仿真的关键模块，它可以帮助工程师验证设计的功能和性能。
在本节中，我们将介绍如何使用Simulation 模块创建仿真环境、设置仿真参数和运行仿真，以及如何分析仿真结果和对比不同设计方案的优劣等。
同时，还需要了解如何使用Cadence的模拟器和仿真工具库，以及如何调整仿真的时间和准确度等技巧，帮助我们更好地理解和优化电路设计。
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一、cadence多通道布局布线（使用模块复用的方式实现）
步骤与关键点：
1、模块生成
module生成
1、在orcad中画好模块的原理图，设定好封装，做好drc，做好元件编号。
2、检查元件属性是否设为current properties,其它设定可能出错。
2、在annotate-->allegro reuse中，选中generate reuse module,renumber design for
using modules,选中unconditional,其它不选。
3、生成netlist.
4、将netlist导入到allegro，布线，布局，若无rename等需要与orcad交互的动作，选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd。
DSN NAME为你定义的orcad中的dsn文件名，ROOT SCHEMATIC NAME是这个文件中的页名字。
这里若定义不对，在reuse时找不到mdd文件。
之后跳到第6步。
5、在allegro中export logic，然后在orcad中back annotate，并再次drc。
这一步很关键。
？？（实际操作时该步骤未使用）
6、模块制作完成。
使用生成的模块
1、在新的orcad设计中，选place-->herarhical
block,reference中填入BLK?(注意，这里使用BLK是为了与原理图中的U？R？C？区别，保证BLK这个名字专用于moduel，不然在做完allegro后，rename 时，导回到orcad中出问题。
) 在implementation type中选schematic view，在implementtation name中填入先前模块的页名称，在path and file name中选择相应的dsn文件，之后在你的原理图中出现一个block.（实质就是层次原理图的放置方法，只不过需要在原理图中新增层模块框，以免PCB中放入新的模块时无电路与之对应，则线条line会报错）
2、继续其它设计，之后在annotate-->packageing中，选中reset part name to "?",同时选中update occurrences,执行一下，将所有的元件（包括module的name改为?）,在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。
其它不选。
3、drc后，出netlist.
4、导入到allegro后，palce-->manually place,选mudule,instances,将module放入。
注意一下mdd文件路径的设定，不正确会找不到mdd 文件的。
5、在allegro中布好线后，可以rename到arcad中，与正常设计无区别。
6、over.
做reuse时的几个注意事项：
A 如果是多层板的reuse，那么因为生成的module是多层的，所以新的brd在module 放入之前最好也设置成和module一样的层及plane网络设定。
plane不一定要全部设，但像VCC gnd最好设定。
B 如果绘制大规模fpga\dsp\arm\powerpc等的电路，芯片symbol package往往含有多个part，这在reuse时会产生问题。
建议在生成module部分在进行sch设定时，给多part 的symbol package再添加一个属性，例如wzh，然后同一个芯片的package的这个值赋予相同值。
在后续的annotate/pcb editor reuse/property combine 选型中加入{wzh}。
1：当reuse模块已经放在电路中使用，重新修改reuse模块的port口后，在使用的原理中右击这个模块，选synchronize up，则实现修改的同步。
2：在reuse模块中，不能使用room属性，不然可能与使用reuse的电路图混淆。
3: reuse模块中不能使用全局变量，特别是电源和地，使用port口传递数据。
4: reuse模块内部修改后，只要port口没有变，则在使用它的原理图不用同步。
5: 做好的模块文件用在pcb中后，若需要修改这部分文件，在修改完成后，在原pcb中使用update symbol功能，选相应的moddle，之后更新就行了，注意生成mdd文件时，原点的选择，这然更新后一些线会错位。
6:当导入到allegro的模块出现dummy net的错误时，怎么办？
出错的可能原因是由于模块的orcad文件造成的，可能是对原始的orcad取一部分进行修改，这些元件带有原来文件的一些属性。
将相关orcad文件的所有元件和连线copy到一个新的页内，将当前页的内容删除，从刚才copy到新页的内容copy回来，这时看元件的属性
时，没有黄色的部分，按正常步骤重新生成mdd文件，在调用这个模块的orcad文件中，重新编一次元件编号，生成网表，问题解决。
7：当含有reuse的设计导入到allegro并布线完成，若重新修改原理图，比如换一个10pin 的IDC插座到16pin，不能用annotate-->allegro reuse命令，不然生成的网表会导入到allegro 中会出错，不知是什么原因？
答：在原理图设计中，当使用reset to ?后，使用annotate-->allegro reuse命令，将netlist 导出到allegro后，不能再使用使用reset to ?，新增的元件使用increase功能，不要将所有的元件reset to ?，不然会出错。
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建议寻找下面的文献阅读。
“Stp_cdnlivesv2006_patrick_modules.pdf”
名称：Using Modules in Allegro PCB Editor Design Reuse for Performance
/search?hl=zh-CN&source=hp&q=Stp_cdnlivesv2006_patrick_module s&btnG=Google+搜索&aq=f&aqi=&aql=&oq=
二、Allergro自定义常用快捷键
1、直接在命令行中输入如下命令：
（1）、定义旋转：funckey r iangle 90
（2）、移动：funckey m move
（3）、镜像：funckey f mirror
上述操作也可以在命令行中输入alias调出env菜单后在该文件中加入上述内容可以达到一样的效果。
2、可以使用alias命令将move等常用快捷键定义为别名，如：
alias m move 此时输入m时相当于输入了move关键字，需要按回车后才能被执行，相
当于仅仅起到替代的作用，而funckey则是直接定义快捷键，一旦定义后不需按回车即可执行操作。
三、层次原理图绘制方法
9、层次原理图中的跳转。