FPGA实验报告
FPGA实验报告
FPGA实验报告Xilinx FPGA及应⽤实验报告（⼀）实验⼀全加器⼀、实验⽬的1、编写简单门电路的RTL级描述程序；2、创建简单电路的结构级VHDL描述程序；3、实现全加器功能，由半加器组成，以元件⽅式调⽤。
⼆、实验环境1、ISE软件⼀套；2、PC机⼀台。
三、实验步骤1、创建⼀个新的⼯程(1)选择“开始->所有程序->Xilinx ISE 9.1i”或直接在桌⾯双击Xilinx ISE 9.1i的图标，打开ISE 9.1i集成环境。
(2)在ISE中，选择菜单栏中的File->New Project 打开创建新⼯程界⾯，在Project Name 中填⼊⼯程名，在Project Location中填⼊⼯程所在⽂件夹。
2、编写半加器的RTL级描述和全加器的结构级描述半加器源程序为：library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity half isPort ( a : in STD_LOGIC;b : in STD_LOGIC;s : out STD_LOGIC;co : out STD_LOGIC);end half;architecture Behavioral of half issignal c,d : STD_LOGIC;beginc <= a or b;d <= a nand b;s <= c and d;co <= not d;end Behavioral;波形仿真结果为：全加器源程序为：library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity full isPort ( a : in STD_LOGIC;b : in STD_LOGIC;cin : in STD_LOGIC;s : out STD_LOGIC;co : out STD_LOGIC);end full;architecture Behavioral of full is component halfPORT (a, b: IN std_LOGIC;s,co: OUT std_LOGIC);end component;signal u0_co,u0_s,u1_co:std_logic;beginu0:half port map(a,b,u0_s,u0_co);u1:half port map(u0_s,cin,s,u1_co);co<=u0_co or u1_co;end Behavioral;波形仿真结果为：\ 实验⼆12进制计数器⼀、实验⽬的1、熟悉Xilinx的ISE软件的使⽤和设计流程；2、初步了解VHDL的编程⽅法；3、使⽤VHDL语⾔创建、仿真并验证12进制计数器。
FPGA实习报告
FPGA实习报告一、实习概况本次实习我进入了一家高科技公司，参与了FPGA（Field-Programmable Gate Array，现场可编程门阵列）相关的项目。
通过与团队成员合作，我了解了FPGA的基本知识和应用，并在项目中完成了一些任务。
在这次实习中，我学到了很多东西，也发现了自己的不足之处。
二、FPGA介绍FPGA是一种可编程逻辑器件，与ASIC（Application Specific Integrated Circuit，专用集成电路）相比，FPGA具有灵活性高、开发周期短等优点。
它可以根据需要进行编程，实现各种逻辑功能。
由于其广泛应用于通信、计算机、医疗等领域，我对FPGA技术充满了兴趣。
三、项目任务在本次实习中，我主要参与了一个数字信号处理项目。
具体任务如下：1. 学习FPGA编程语言：我首先学习了FPGA的编程语言，包括VHDL （VHSIC Hardware Description Language）和Verilog HDL（Hardware Description Language）。
这两种语言可以用于描述硬件电路，并在FPGA上实现。
3.进行性能优化：为了提高数字滤波器的性能，我进行了一系列优化工作。
首先，我对代码进行了优化，减少了资源占用和功耗。
同时，我对硬件设计进行了优化，使用并行计算等技术提高了滤波器的运算速度。
四、实习心得1.学到了很多知识：通过这次实习，我学到了很多关于FPGA的知识，包括编程语言、硬件设计、性能优化等方面。
这些知识对于我今后的学习和工作都有很大的帮助。
2.提高了动手能力：在项目中，我需要从零开始设计和实现一个数字滤波器。
通过不断的尝试和实践，我提高了自己的动手能力和解决问题的能力。
3.感受到了团队合作的重要性：在项目中，我和团队成员密切合作，共同解决了很多技术难题。
这让我意识到团队合作的重要性，团队的力量会比个人更加强大。
4.发现了自己的不足之处：在实习中，我发现了自己在硬件设计和性能优化方面的不足之处。
fpga 实验报告
fpga 实验报告FPGA实验报告引言：FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛应用于数字电路设计和嵌入式系统开发中。
本实验报告旨在介绍FPGA的基本原理、应用领域以及实验过程和结果。
一、FPGA的基本原理FPGA由可编程逻辑单元（PLU）和可编程互连资源（ICR）组成。
PLU是FPGA 的核心，由逻辑门、寄存器和查找表等组成，通过编程可以实现不同的功能。
ICR用于连接PLU之间的信号线，实现不同模块之间的通信。
FPGA的可编程性使其具有灵活性和可重构性，适用于多种应用场景。
二、FPGA的应用领域1. 数字电路设计：FPGA可以实现各种数字电路，如逻辑门、加法器、乘法器等。
其可重构性使得电路设计师可以在硬件开发过程中进行快速迭代和调试，提高开发效率。
2. 通信系统：FPGA广泛应用于通信系统中的信号处理和协议转换等功能。
通过编程实现不同的通信协议，提高系统的兼容性和灵活性。
3. 图像处理：FPGA在图像处理领域有着广泛的应用。
通过并行计算的能力，可以实现实时图像处理和图像增强等功能，提高处理速度和效果。
4. 汽车电子：FPGA在汽车电子领域的应用越来越广泛。
例如，用于驾驶辅助系统、车载娱乐系统和车身控制等方面，提高汽车的安全性和性能。
三、实验过程和结果本次实验旨在设计一个简单的数字电路，并在FPGA上实现。
首先，我们使用HDL（Hardware Description Language）编写了一个4位二进制加法器的逻辑电路描述。
然后，使用FPGA开发工具将逻辑电路描述烧录到FPGA芯片中。
在实际操作中，我们按照实验指导书的步骤进行了硬件连线和编程配置。
通过FPGA开发工具提供的仿真功能，我们验证了逻辑电路的正确性。
在实际测试中，我们输入了两个4位的二进制数，并观察了输出结果。
实验结果表明，FPGA成功实现了4位二进制加法器的功能。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用领域。
fpga实验报告
fpga实验报告FPGA实验报告引言随着科技的发展和计算机应用的广泛应用，人们对于计算机硬件的需求也越来越高。
在这个背景下，FPGA（Field Programmable Gate Array）作为一种可编程逻辑器件，被广泛应用于数字电路设计和嵌入式系统开发。
本篇文章将就FPGA的基本原理、实验设计和实验结果进行探讨。
一、FPGA的基本原理FPGA是一种可编程逻辑器件，它由一系列可编程逻辑单元（PLU）和可编程互连资源（PIM）组成。
PLU可以根据用户的需求进行编程，实现不同的逻辑功能。
PIM则用于连接不同的PLU，构成用户所需的电路结构。
FPGA的可编程性使得它能够根据不同的应用需求进行灵活的配置和重构，具有很高的可扩展性和适应性。
二、FPGA实验设计在FPGA实验设计中，我们通常需要进行电路设计、编程和仿真等步骤。
1. 电路设计FPGA实验中的电路设计是实验的核心环节。
我们需要根据实验要求，设计出符合要求的逻辑电路。
在设计过程中，我们可以使用硬件描述语言（HDL）如Verilog或VHDL来描述电路结构和功能。
通过对电路进行分析和优化，我们可以得到满足实验要求的电路设计。
2. 编程在电路设计完成后，我们需要将电路设计转化为FPGA可识别的编程文件。
这一步骤通常使用专门的软件工具来完成，如Xilinx ISE或Quartus II。
通过这些软件工具，我们可以将电路设计转化为FPGA可执行的bit文件。
3. 仿真在将编程文件下载到FPGA之前，我们通常需要进行仿真验证。
通过仿真，我们可以验证电路设计的正确性和性能。
仿真可以帮助我们发现潜在的问题和错误，从而提前解决，确保实验的顺利进行。
三、FPGA实验结果在实验过程中，我们通过将编程文件下载到FPGA上，使其实现我们设计的逻辑电路。
通过实验，我们可以获得电路的输出结果，并对其进行验证和分析。
1. 输出验证通过与设计预期结果进行比对，我们可以验证电路的输出是否符合预期。
FPGA实验报告
FPGA实验报告一、实验目的本次FPGA实验目的是通过使用FPGA开发板，了解FPGA的基本原理和应用，培养学生对数字电路设计的基本能力。
二、实验原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，通过在芯片中加入多个查找表、可编程互连和触发器等基本模块，使得用户可以根据实际需求程序设计芯片的逻辑功能和互连关系。
FPGA的主要优点是能快速更新设计并且重配置灵活，而且速度快、功耗低。
本次实验我们使用的FPGA开发板是Xilinx Spartan-6系列，采用的开发环境是Xilinx ISE Design Suite。
三、实验内容1.实验用到的器件及端口我们使用的FPGA开发板上有多个输入输出端口，如LED灯、开关、按键等。
其中LED灯作为输出端口，开关和按键作为输入端口。
实验中，我们通过控制开关的状态，来控制LED灯的亮与灭。
2.设计电路我们的实验电路主要由一个FPGA芯片、多个LED灯、多个开关和按键等组成。
具体设计如下：（插入电路图）3.编写代码我们使用Verilog语言来描述逻辑电路的功能，并将其编写成代码。
代码示例如下：module led_controllerinput wire CLK,input wire [3:0] SWITCH,output reg [7:0] LEDcase(SWITCH)endcaseendendmodule4.烧录代码通过Xilinx ISE Design Suite的工具链，将上述代码综合、实现、生成比特文件。
然后通过JTAG接口将比特文件烧录到FPGA芯片中。
5.实验结果实验结果是通过观察LED灯的亮灭情况来验证代码的正确性。
根据开关的不同状态，LED灯的亮灭也不同。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用，并且使用了Xilinx Spartan-6系列的开发板完成了LED控制的实验。
通过观察LED灯的亮灭情况，验证了我们编写的代码的正确性。
fpga实训报告
fpga实训报告本报告旨在总结和分享我在FPGA实训课程中的学习和实践经验。
我将介绍我在实训过程中所遇到的挑战、学到的知识以及对未来发展的展望。
1. 概述FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具有灵活性和可重构性，广泛应用于嵌入式系统、数字电路设计和计算机硬件加速等领域。
在本次实训中，我们团队学习了FPGA的基本原理和使用方法，并基于Verilog语言开发了几个具体的项目。
2. 实训内容2.1 FPGA基础知识我们首先学习了FPGA的基础知识，包括FPGA的结构和工作原理、FPGA开发流程、Verilog语言基础等。
通过理论学习和实际操作，我们对FPGA的内部结构和原理有了更深入的了解。
2.2 FPGA开发工具在实训中，我们使用了主流的FPGA开发工具。
通过熟练掌握这些工具的使用，我们能够进行FPGA的设计、仿真和下载等操作，为后续的实验项目做好准备。
2.3 FPGA实验项目在实训过程中，我们完成了多个FPGA实验项目，包括数字逻辑电路设计、时序电路设计、数码管显示、LED闪烁、有限状态机设计等。
通过这些项目，我们将理论知识应用到实际场景中，提高了自己的设计能力和实践能力。
3. 实训经验和收获3.1 团队合作在实训中，我们组成了小组合作完成各项实验项目。
通过合作，我们不仅学会了协作和沟通，还互相帮助解决问题，提高了团队凝聚力和协作能力。
3.2 动手实践FPGA实训的一个重要特点是强调实践操作。
通过大量的实验练习，我们不仅掌握了基本的FPGA开发技能，还了解了FPGA在各个领域中的广泛应用，并在实践中提高了自己的问题解决能力。
3.3 创新思维在一些项目中，我们需要设计和实现独特的功能，这要求我们发挥创新思维，灵活运用所学知识。
通过这个过程，我们培养了创新意识和解决实际问题的能力。
4. 未来展望通过FPGA实训的学习和实践，我对FPGA的应用和发展前景有了更深入的认识和理解。
FPGA实验报告实验2
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL十进制计数、显示系统设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计一、实验目的1、掌握基于语言的ISE 设计全流程；2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog的组合和时序逻辑电路的设计方法；4、掌握chipscope 片内逻辑分析仪的使用与调试方法。
二、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明：输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=0，输出复位为0，当clr=1，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout -----------1bit 数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。
1）十进制计数器模块设计输入: CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =0，输出复位为0，当CLR =1，正常计数。
EN---------使能控制信号，当EN=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK 上升沿检测到SUM=9 时，SUM 将被置0，开始新一轮的计数。
tc ------------计数值的十位进位，即：只有在时钟CLK 上升沿检测到SUM=9 时，TC将被置1，其余情况下TC=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
FPGA实验报告整理版.doc
目录实验一分频器实验三 ADC0809 模数转换实验实验二七段数码管扫描显示实验四双向移位寄存器实验一分频器一、实验目的1．学习分频器的设计，进一步了解、熟悉和掌握FPGA开发软件Quartus II 的使用方法2．学习Verilog HDL 和VHDL的编程方法3．学会使用Vector Wave功能仿真4．掌握使用多种方法分配管脚二、实验内容编写一个分频器的Verilog 代码和VHDL代码并仿真，编译下载验证三、实验原理在数字电路中，时钟信号的分频是很常见的电路。
分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。
涟波计数器是计数器的一种，它属于异步设计。
因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。
本实验要设一个带选择的分频时钟，SEL[1:0]用于选择是几分频。
分频器设原理框图如图1所示：图1 分频器原理图从原理图中可见，核心板的时钟是50MHz ，通过sel[1:0]选择分频数，00:不分频；01:12.5M分频；10:25M四分频；11:50M分频。
采用SW1 ‐SW2 设置分频值，SW3 复位。
LED1为时钟的输出，通过调整SW1 、SW2 ，可以得到不同的闪烁频率。
引脚分配情况如表1所示表1 引脚分布情况四、实验步骤1．新建工程，取名为frediv ，如下图2所示。
图2 新建工程2．新建VHDL设计文件，选择“File|New ”，在New 对话框中选择Device Design Files下的VHDL File，单击OK，完成新建设计文件。
3．在新建设计文件中输入VHDL程序。
4．生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图3 所示。
图3 顶层模块图5．保存文件，使用qsf或者tcl 进行管脚分配（相应的文件在本工程里面都可以找到）。
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数字电路与逻辑设计用Verilog编程用FPGA实现汽车尾灯控制系统实验报告学院：信息与通信工程学院专业：电子信息工程班级： 2015211103组员：*** 2015210077张楷 2015210078一．实验要求根据汽车行驶状态自动控制汽车尾灯1.直行：尾灯不亮2.右转：右侧尾灯亮而且按秒闪烁，左侧尾灯不亮3.左转：左侧尾灯亮而且按秒闪烁，右侧尾灯不亮4.临时停车或故障：两侧尾灯同时闪烁5.倒车显示二．用ＦＰＧＡ实现方式设计１.用三色LED代表左右汽车尾灯，为了便于区分，左尾灯选择靠左的三色LED且显示为蓝色，右尾灯选择靠右的三色LED且显示为红色。
两灯同时闪烁表示停车或倒车。
２.用八个单色ＬＥＤ以流水灯的方式显示汽车的行驶状态，向前滚动表示汽车前行，向后滚动表示汽车到车，只有前四个LED 亮表示左转，只有后四个ＬＥＤ亮表示右转。
３.用四个拨码开关分别表示前行、左转、右转、故障（倒车），器输入组合1000表示前行，0100表示左转、0010表示右转、0001表示故障（倒车）；三．设计思路分析１.使用不同的进程来分别处理时钟分频及各个状态下的灯光效果２.用三色LED代表左右汽车尾灯３.用拨码开关控制汽车行驶状态４.用单色LED显示汽车行驶状态５.使用状态机的思想来设计，通过过状态来决定灯光效果，通过外部输入来改变状态。
四．波形仿真五．管脚分配１.输入管脚分配：２.输出管脚分配：六．实验总结体会：（1）本次实验，我们采用模块化的设计方法，将整体分成不同功能的模块，如计时模块、分频模块、显示控制模块、LED灯显示模块，然后分模块编写程序（由小组人员分工完成），之后再将模块之间用变量连接起来，从而实现汽车尾灯显示要求。
（2）在实现本次设计的过程中，使我们了解了汽车尾灯的基本原理，从而让我们觉得，首次将我们的专业知识与生活联系起来，增强了我们对本课程的学习兴趣。
（3）在本次实验的实现过程中，通过调用case语句、always语句，是我们进一步加深了对case、always语句的认识，并且能够将其运用到其他设计中，使我们进一步熟练了这种设计方法和verilog程序设计语言。
七．实现代码１.汽车尾灯控制系统module tail_lamp(input sys_clk, //系统时钟input sys_rst_n, //系统复位input [3:0] state_in, //拨码开关输入output reg [2:0] led_left, //左侧尾灯[msb~lsb] = [R,G,B]output reg [2:0] led_right, //右侧尾灯[msb~lsb] = [R,G,B]output reg [7:0] led_out //流水灯输出);parameter CNT_NUM = 6_000_000; //计数器实现分频的分频系数localparam STOP = 4'b0000;localparam GO = 4'b0001;localparam LEFT = 4'b0010;localparam RIGHT = 4'b0100;localparam BACK = 4'b1000;wire [2:0] tail_on; //尾灯点亮状态wire [2:0] tail_off; //尾灯熄灭状态wire [2:0] tail_shin; //尾灯闪烁状态wire [7:0] _left; //左转时单色LED的状态wire [7:0] _rignt; //右转时单色LED的状态wire [7:0] _stop; //停止时单色LED的状态reg [23:0] cnt; //计数器，reg [3:0] current_state;//当前状态reg [3:0] next_state; //下一个状态reg clk_1hz; //1Hz分频信号reg [7:0] _go; //前进时单色LED的状态reg [7:0] _back; //倒车时单色LED的状态/*计数器实现0.5秒的周期*/always@(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n)cnt <= 1'b0;else if(cnt >= CNT_NUM-1)cnt <= 1'b0;elsecnt <= cnt + 1'b1;/*根据计数器的周期实现1Hz信号分频*/always@(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n)clk_1hz <= 1'b0;else if(cnt == CNT_NUM-1)clk_1hz <= ~clk_1hz;elseclk_1hz <= clk_1hz;/*尾灯的三种状态，RGB灯只使用红色*/assign tail_on = 3'b011; //[msb~lsb] = [R,G,B]assign tail_off = 3'b111; //[msb~lsb] = [R,G,B] assign tail_shin = {clk_1hz,2'b11}; //[msb~lsb] = [R,G,B] /*车辆前进时，流水灯向上流水*/always@(posedge sys_clk or negedge sys_rst_n)if(!sys_rst_n)_go <= 8'h7f;else if(cnt == CNT_NUM-1)_go <= {_go[0],_go[7:1]};else_go <= _go;/*车辆倒车时，流水灯向下流水*/always@(posedge sys_clk or negedge sys_rst_n)if(!sys_rst_n)_back <= 8'hfe;else if(cnt == CNT_NUM-1)_back <= {_back[6:0],_back[7]};else_back <= _back;/*车辆左转、右转、停止时，流水灯的状态*/ assign _left = 8'hf0;assign _rignt = 8'h0f;assign _stop = 8'h00;/*将次态赋值给当前状态*/always@(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n)current_state <= STOP;elsecurrent_state <= next_state;/*车辆次态完全由人为通过拨码开关控制*/always@(*)next_state = state_in;/*车辆处于不同状态时，尾灯及流水灯的输出*/ always@(current_state or sys_rst_n)if(!sys_rst_n) beginled_left = tail_shin;led_right = tail_shin;led_out = _stop ;endelsecase(current_state)STOP : begin led_left = tail_shin; led_right = tail_shin; led_out = _stop ; endGO : begin led_left = tail_off ; led_right = tail_off ; led_out = _go ; endLEFT : begin led_left = tail_shin; led_right = tail_off ; led_out = _left ; endRIGHT : begin led_left = tail_off ; led_right = tail_shin; led_out = _rignt; endBACK : begin led_left = tail_on ; led_right = tail_on ; led_out = _back ; enddefault : begin led_left = tail_shin; led_right = tail_shin; led_out = _stop ; endendcaseendmodule２.仿真代码`timescale 1ns / 1psmodule tail_lamp_tb;parameter CNT_NUM = 10; //方便仿真，定义新的分频系数，例化时使用/*系统时钟信号的产生*/reg sys_clk;initialsys_clk = 1'b0;alwayssys_clk = #10 ~sys_clk;/*系统复位信号的产生，低电平复位*/reg sys_rst_n;initialbeginsys_rst_n = 1'b0;#20;sys_rst_n = 1'b1;end/*拨码开关信号的产生*/reg [3:0] state_in;initialbeginstate_in = 4'b0000; // 停止#20;state_in = 4'b0001; // 前进#20;state_in = 4'b0010; // 左转#20;state_in = 4'b0100; // 右转#20;state_in = 4'b0000; // 停止#20;state_in = 4'b1000; // 倒车#20;state_in = 4'b0000; // 停止#20;$stop; // 结束仿真endwire [2:0]led_left,led_right; wire [7:0]led_out;/*例化设计文件*/tail_lamp #(.CNT_NUM (CNT_NUM ))u1(.sys_clk (sys_clk ), // 系统时钟.sys_rst_n (sys_rst_n ), // 系统复位.state_in (state_in ), // 拨码开关输入.led_left (led_left ), // 左侧尾灯[msb~lsb] = [R,G,B].led_right (led_right ), // 右侧尾灯 [msb~lsb] = [R,G,B].led_out (led_out ) // 流水灯输出);endmodule。