ControlledImpedanceLineDesigner受控阻抗线设计
阻抗受控的通孔之设计
阻抗受控的通孔之设计应用信号线在中心的复杂同轴模型发生这种通孔结构；周围的接地屏蔽发生一个平均散布的阻抗。
四个在中心信号通孔周围排成一圈的接地通孔取代了平均的接地屏蔽〔图1〕。
由于这四个外通孔都衔接到印制电路板接地或VDD〔电源〕，所以它们携带电荷，而且其中每一个通孔与信号通孔之间构成电容。
电容量的计算取决于通孔直径、介电常数以及信号通孔和接地通孔之间的距离。
中心通孔的间隙〔凹缘〕〝触及〞外层通孔，所以电容量沿垂直通道平均散布——防止每一电源平面和接地平面的电容量急剧添加。
外侧的接地通孔为信号前往电流提供途径，并在信号通孔和接地通孔之间构成一个电感回路。
图1 印制电路板层间互连设计的新技术提供可预测的途径阻抗和改良的信号完整性。
你可以应用复杂的公式〔参考文献1〕计算出由一个接地通孔与信号通孔构成的电容量和电感量。
计算时，你可以假定这两个通孔实质上是两根直径相反的导线。
D为通孔的直径，a为信号通孔和接地通孔之间的中心距。
一对通孔的电感L的计算公式为：一对通孔的电容C计算公式为：由于主要由5个通孔构成的垂直通道是平均的，因此一对通孔的的阻抗Z的计算公式为：公式1计算了规范双线系统的电容量。
改良的通孔结构添加了三个额外的接地通孔，所以信号通孔中的正电荷量坚持不变，但一切的负电荷那么平均地散布在四个接地通孔上。
因此，改良的通孔结构的总电容量大约与双线系统的总电容相反。
但是，这种通孔模型的电感量那么是双线系统电感量的四分之一，由于信号通孔与四个接地通孔之间构成了四个并联的电感回路，从而通孔的阻抗Z为：实验人员在从60密耳厚的6层电路板到130密耳厚的16层电路板上运用FR4 polyclad 370、Getec和Rogers电路板资料，对这种通孔结构停止了测试。
他们应用TDR测量和基于CST〔计算机仿真技术〕的3-D 场测定仪验证了计算所得的通孔阻抗。
他们推导的公式预示无论电路板的厚度如何，阻抗都格外地好〔±2Ω〕，由于通孔的阻抗公式与电路板厚度有关。
阻抗控制设计归类
阻抗控制设计1.常见的单端(线)阻抗计算模式1）Surface Micro strip：外层阻焊前阻抗计算(外层到VCC/GND)2）Coated Microstrip：外层阻焊后阻抗计算(外层到VCC/GND)3)Embedded Microstrip：与外层相邻的第二个线路层阻抗计算（例如一个6层板,L1、L2均为线路层,L3为GND或VCC层,则L2层的阻抗用此方式计算.）4)Offset stripling：两个VCC/GND夹一个线路层之阻抗计算5)Offset stripline：两个VCC/GND夹两个线路层之阻抗计算;例如一个6层板，L2,L5层为GND/VCC，L3,L4层为线路层需控制阻抗.2.常见的差分(动)阻抗计算模式：1)Edge-coupled Surface Microstrip:外层阻焊前差动阻抗计算(外层到VCC/GND)2)Edge-coupled Coated Microstrip:外层阻焊后差动阻抗计算(外层到VCC/GND)3)Edge-coupled Embedded Microstrip:与外层相邻的第二个线路层差动阻抗计算(外层，阻抗层，VCC/GND)4）Edge-coupled Offset stripline：两个VCC/GND夹一个线路层之阻抗计算5）Edge-coupled Offset stripline：两个VCC/GND夹两个线路层之阻抗计算:例如一个6层板,L2、L5层为GND/VCC,L3、L4层为线路层需控制阻抗6）Edge-coupled Offset stripline：两个VCC/GND夹两个线路层之阻抗计算:例如一个6层板,L2、L5层为GND/VCC,L3、L4层为线路层需控制阻抗（含线间填充树脂）3.常见的共面阻抗计算模式：1）Surface coplanar waveguide：外层蚀刻后单线共面阻抗，参考层与阻抗线在同一层面，即阻抗线被周围GND/VCC包围，周围GND/VCC即为参考层面。
PCB阻抗控制及设计说明
PCB 阻抗控制设计说明随着PCB 信号切换速度不断增长，当今的PCB 设计厂商需要理解和控制PCB 迹线的阻抗。
相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。
在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz 时控制迹线阻抗。
PCB 迹线的关键参数之一是其特性阻抗 (即波沿信号传输线路传送时电压与电流的比值) 。
印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB 设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。
这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。
阻抗控制阻抗控制(eImpedance Controling) ，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。
故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为“阻抗控制”。
PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。
影响PCB 走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。
PCB 阻抗的范围是25 至120 欧姆。
在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。
迹线和板层构成了控制阻抗。
PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。
但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定：信号迹线的宽度和厚度迹线两侧的内核或预填材质的高度迹线和板层的配置内核和预填材质的绝缘常数PCB 传输线主要有两种形式：微带线( Microstrip )与带状线( Stripline )。
微带线( Microstrip )微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数Er 线路板的表面之上，以电源或接地层为参考。
印制电路板(PCB)的阻抗控制介绍
印制电路板(PCB)的阻抗控制介绍一：特性阻抗原理：传输线的定义，在国际标准IPC-2141 3.4.4说明其原则“当 信号在导线中传输时，若该导线长度大到信号波长的1/7，则该导线应被视做传输线。
如当某电磁波信号以时钟频率为900MHZ （GSM手机传输频率）在导线中传播时，则如果线路的长度大于：1/7波长=1C/7F=4.76CM 时，该线路就被定义为传输线。
众所周知，直流电路中电流传输时遇到的阻力叫电阻，交流电路中电流遇到的阻力叫阻抗而高频（》400MHZ ）电路中传输信号所遇到的阻力叫特性阻抗，在高频情况下，印制板上的传输信号铜导线可以被视为由一串等效电阻及一并连电感所组合而成的传导线路，而此等效电阻在高频分析时小到可以忽略不记，因此我们在对一个印制板的信号传输进行高频分析时，则只需考虑杂散分布之串联电感及并联电容的效应，我们可以得到以下公式；Z0=R+√L/C √≈√L/C （ Z0为特性阻抗值）关于特性阻抗，有以下几原则：1、 在数字信号在板子上传输时，印制板线路的特性阻抗值必须与头尾元件的电子阻抗匹配，如果不匹配的话，所传送的信号能量将出现反射，散失，衰减，或延误，等现象，从而产生杂信，2、 由于电子元件的电子阻抗越高时，其传输速率才越快，因而电路板的特性阻抗值也要随之提高，才能与之匹配，3、射频通信用的PCB ，除强调 Z0外，有时更加强调板材本身具有低的 Er （介质常数）值及低的Df （介质损耗因子）值。
高频信号在介质中的传输速度为C/ Er,可知：Er 越小，传输速度越快，这也是为何高频要用低介质常数的高频材料。
Df 影响着信号在介质传输过程中的失真，Df 越小，失真越小。
二：特性阻抗的常见形式和计算方法：在线路板的设计中，传输信号最常见的有4种单线布线和2种差分布线方式方式：以上四种单线传输信号布线方式的阻抗计算公式见下；（差分略）1、 微带线：Z 。
=87ln 「5.98H/（0.8W+T ）」Er+1.412、 埋入式微带线Z 。
印刷电路板（PCB）的特性阻抗与特性阻抗控制
印刷电路板（PCB）的特性阻抗与特性阻抗控制印刷电路板（PCB）的特性阻抗与特性阻抗控制1、电阻交流电流流过一个导体时，所受到的阻力称为阻抗（Impedance），符合为Z，单位还是Ω。
此时的阻力同直流电流所遇到的阻力有差别，除了电阻的阻力以外，还有感抗（XL）和容抗（XC）的阻力问题。
为区别直流电的电阻，将交流电所遇到之阻力称为阻抗（Z）。
Z=√ R2 +（XL -XC）22、阻抗（Z）近年来，IC集成度的提高和应用，其信号传输频率和速度越来越高，因而在印制板导线中，信号传输（发射）高到某一定值后，便会受到印制板导线本身的影响，从而导致传输信号的严重失真或完全丧失。
这表明，PCB导线所“流通”的“东西”并不是电流，而是方波讯号或脉冲在能量上的传输。
3、特性阻抗控制（Z0 ）上述此种“讯号”传输时所受到的阻力，另称为“特性阻抗”，代表符号为Z0。
所以，PCB导线上单解决“通”、“断”和“短路”的问题还不够，还要控制导线的特性阻抗问题。
就是说，高速传输、高频讯号传输的传输线，在质量上要比传输导线严格得多。
不再是“开路/短路”测试过关，或者缺口、毛刺未超过线宽的20%，就能接收。
必须要求测定特性阻抗值，这个阻抗也要控制在公差以内，否则，只有报废，不得返工。
二、讯号传播与传输线1、信号传输线定义（1）根据电磁波的原理，波长（λ）越短，频率（f）越高。
两者的乘积为光速。
即C = λ.f ＝3×1010 cm/s（2）任何元器件，尽管具有很高的信号传输频率，但经过PCB导线传输后，原来很高的传输频率将降下来，或时间延迟了。
因此，导线长度越短越好。
（3）提高PCB布线密度或缩短导线尺寸是有利的。
但是，随着元件频率的加快，或脉冲周期的缩短，导线长度接近信号波长（速度）的某一范围，此时元件在PCB导线传输时，便会出现明显的“失真”。
（4）IPC－2141的3.4.4提出：当信号在导线中传输时，如果导线长度接近信号波长的1/7时，此时的导线被视为信号传输线。
阻抗控制
金像電子陳佩阻抗控制（Impedance control zo）在P.C板上Lay out及製作上之研討A、阻抗≠電阻（1）導線中所傳導者為直流電（DC）時所受的阻力稱為電阻（Resistance）符號為R，單位為”歐姆”（ohm.Ω）（2）P.C板上的元件間傳輸的是訊號（signal）所遇到之阻力，我們稱之為〃阻抗〃Impedance，學名為Characteristic Impedance特性阻抗符號為ZO，單位也為〃歐姆〃（ohm.Ω）B、P.C板為何要作阻抗控（1）因此PC板上之線路必須能與板上之文件傳輸速率能匹配才能避免訊號受到干擾，一般速率到達100MHZ以上時，PC板即必須作阻抗控制，由於資訊業越來越講求速率，因此可以斷言阻抗控制的板子會越來越多，而且越來越嚴。
C、形成P.C板上阻抗之三大主體（1）大地GND或VCC（2）線路（3）介電材料（膠片prepreg）or（core中壓合好的prepreg）缺一不可D、對PC板而言，對阻抗控制之要因共有四點：1、介電常數：Dielectric constant（ξr）此常數之決定在材料，一般常用之FR4其常數大部份均在4.3±0.32、銅皮厚度：copper foil Thickness（T）一般而言內層板大部份會用1OZ之銅皮其材料之厚度為1.35±0.2mil間，經過 process後其厚度大為1.25±0.2mil，而外層銅皮大部份會用很1/2OZ其材料之厚度為0.7±0.1mil經過process後（一次銅、二次銅後）其厚度大約為2.1±0.5mil3、線路厚度：Conductor width（W）由Lay out決定4、電層厚度：Dielectric Thickness（H）由Lay out時規定或由P.C板公司配合E、將以上四種要因作運算，舉例說明：計算方式以IPC-2141為基準，雖然其準確性不佳，但為目前唯一有公式之版本方便講解用，較精準之計算必須要花錢另買精準之軟體假設四因素值ξr＝4.3；T＝2.1；W＝5；H＝4.5.假設四因素值ξr＝4.3；T＝1.25；W＝5；H＝5；H1＝10例三：Strip Line假設四因素值ξr＝4.3；T＝1.25；W＝5；H＝5例四：Dual-strip line假設四因素值ξr＝4.3；T＝1.25；W＝5；H＝5；H1（C）＝34由以上例子得知我們比較不能控制的（ξr）（T）影響較小，影響較大的我們必須加以控制Lay out方面請控制線寬（W）及Lay up之Design P.C.板製作方面要控制作出來之線寬（W）及介電層厚度（H）以符須求.為了符合Impedance要求，請允許P.C.板公司調整線寬（W）如有必要也請允許調整總板子厚度，但此方式只是治標，治本仍然應由線寬及lay up方面決定，否則空間就比較小甚至無法作業F.由以上說明可知要作好阻抗管控，最主要因素在如何管控好介電層及線寛變成最主要的關鍵。
产品制作阻抗控制板设计准则-10-REV-1
阻抗控制一、简介当多层板将组装高速元件时，其信号线中的“特性阻抗”值必须控制在某一欧姆数值范围内，使高频信号得以顺利传播，此种品质要求称为“阻抗控制”。
二、阻抗控制主要的四种类型1、微条线（Microstrip ）2、埋入式微条线（Embeded Microstrip ）3、条线式（Stripline ）信号线的特性阻抗 输出阻抗输入阻抗4、差异式（Differential)三、阻抗的控制1、影响阻抗的四个主要参数：（1）介质厚度增加介质厚度，可提高阻抗；降低介质厚度，可减小阻抗。
介质厚度可通过内层压板试板来控制。
（2）线宽增大线宽，可减少阻抗；减少线宽，可增大阻抗。
线宽可通过蚀刻来控制。
（3）介电常数增加介电常数，可减小阻抗；减小介电常数，可增大阻抗。
介电常数可通过来料检查来控制。
（4）线厚减小线厚，可增大阻抗；增大线厚，可减小阻抗。
线厚可通过图形电镀试板来控制（Microstrip）或采用相应厚度的基材铜箔（Stripline）。
2、绿油的影响绿油后，由于绿油涂层贴附在介质上，导致介常数增大，阻抗会相应减小约4%。
四、阻抗的测量方法1、TDR时域反射法：（1）可采用Polar CITS 100 或CITS 500阻抗测试仪，通过同轴传输线，将探针的接点与PCB测试模块（coupon）的导通孔接触，分别连接信号层与接地层，对阻抗信号线2、切片法（Microsection）由下列公式可知，影响阻抗的四个参数是信号线宽（W）、信号线厚（T）、介质厚度（H）和介电常数（Er）。
因而利用切片法分别检测出W、T、H的数值，再用介电常数测试仪测出对应介质的介电常数值，即可代入公式求出阻抗值。
基本概念特性阻抗：在高频高速电路中，信号在传输中受到的阻力称之为特性阻抗。
设计一个阻抗控制方案所需要的基本信息⏹层数⏹板厚、板材⏹信号层、平面层（包括地、电层）的排步顺序⏹阻抗控制线的模式及其所在层次、线宽/间距及阻抗值的要求⏹其他的特殊要求信息如特殊的参考层关系、特殊的介质层厚度要求叠层设计的原则⏹满足信号完整性的要求以及较好EMC性能⏹叠层结构对称⏹好的加工性⏹较低的成本阻抗控制方案的确定⏹先外层后内层⏹先根据线宽确定介质层厚度、后对线宽微调⏹先确定与信号层与平面层之间的介质层厚度，再确定信号层之间的介质层厚度，最后确定平面层之间的介质层厚度⏹实例---8层板，FR-4，板厚1.6mm，排布为S-G-S-P-G-S-G-S内外层所有信号层7mil线50ohm+/-10%所有信号层6/10mil差分线100ohm+/-10%阻抗的测试⏹TDR（时域反射仪）（28ohm、50ohm、75ohm、100ohm）⏹COUPON常见的不合理阻抗控制要求⏹参考平面无法确定，或参考平面不连续⏹同一层的100ohm差分线与50ohm单线设计为等线宽（两者参考平面相同）⏹同一层50ohm单线线宽大于100ohm差分线宽（两者参考平面相同）⏹假多层阻抗控制⏹高成本的阻抗控制要求（成品率，材料）⏹其它未经预算的阻抗控制要求引起分歧一些因素⏹模式的选择⏹介质常数（包括混合介质常数）⏹PP的添胶所引起的H1的变化⏹其他因素：如W与W1之间的关系，内外层成品铜厚⏹不合理的介质层要求（厚度，PP数量）制作阻抗设计原则一．影响阻抗值的因素:<1> 介电质常数,与阻抗值成反比 [Er 值愈高 , Z0值愈低]<2> 线路层与垫地层间介电层厚度,与阻抗值成正比,参考基板及PP 之压合厚度 [介层愈厚 , Z0值愈高]<3> 线宽,与阻抗成反比 [线宽愈细 , Z0值愈高] <4> 铜厚,与阻抗值成反比 [铜愈厚 , Z0值愈低]=>内层为基板铜厚,厂内1OZ=1.2 MIL,外层为铜箔厚度+镀铜厚度 (ie.依据孔铜规格而定,孔铜min0.8时铜后取1.7mil)<5> 差动阻抗相邻线路与线路之间的间距,与阻抗值成正比 [Spacing 愈小 , Z0值愈低] <6> 线路层与线路层间介电层厚度,与阻抗值成反比<7> 防焊漆厚度,与阻抗值成反比[绿漆愈厚 , Z0值愈低]二. 阻抗 Type 说明1.特性阻抗计算：1.1.Surface Microstrip1.2. Coated Microstrip1.3.Embedded Microstrip1.4. Symmetrical Microstrip1.5. Offset stripline2.差动阻抗计算：2.1. Edge-coupled Surface Microstrip2.2.Edge-coupled Coated Microstrip2.3.Edge-coupled Embedded Microstrip2.4.Edge-coupled Symmetrical Microstrip2.5.Edge-coupled Offset stripline3. Coplanar阻抗计算:3.1 Surface Coplanar Line3.2 Coated Coplanar Line3.3 Embedded Coplanar Line3.4 Offset Coplanar Stripline三．相关数值统一带入规格：1. 铜厚 T :内层 -> H oz (0.6mil) , 1 oz (1.2mil) ,电镀后 (1.2mil) 外层 -> 基铜 + 镀层厚(例孔铜 Min 0.7mil 且基铜为0.7mil,Finish 面铜为 0.9+0.7=1.6mil,孔/面铜比为1：1.3)2. 线宽 : 内层 -> (Hoz)上幅=下幅 – 0.5mil , (1oz / 经电镀) 上幅=下幅 – 0.8mil 外层 -> 上幅=下幅 – 1mil3. 防焊厚 : 0.4mil四. Run Card 阻抗值标示方式:1. 内 / 外层字段标示 -> 于(显影/蚀刻/去膜)后增加标示 内层 : 阻抗层别 , 要求阻抗值 , 阻抗线宽 <含公差> 下幅ie. L3 & L4 , 50Ohms , 阻抗线宽 5 +/- 0.25mil 下幅外层 : 阻抗层别 , 要求阻抗值 , 阻抗线宽 <以客户规格标示> 2. 外层于防焊前需标示 [阻抗量测] 字段⇨ 一般特性阻抗 : 防焊前后约差7 ohms, 标示下限 +4mil 上限 +2mil ⇨ 差动阻抗 : 防焊前后约差14 ohms, 标示下限 +10mil 上限 +4mil 3. 品管目检后需标示 [阻抗量测] 字段 , 以客户要求规格做标示 备注 : 同时有多组阻抗要求 , 内层于Coupon 附近务必标示阻抗值阻抗設計●特性阻抗:Single-End(單端),只有一根線,且在板子上測試條處置優一根測試線.●差動阻抗:(Differentia) 又稱模動/差動阻抗,線是成對出現的平行線,往往有呈S 狀的部 分,且在板子測試條處有兩根測試線. ●coplaner ;●阻抗的影響因子影響特性阻抗的因子:(1)橫截面積(線寬,銅厚)(2)介質層厚度(3)是否蓋綠漆(綠漆只對外層阻抗控制有影響) (4)介電常數影響差動阻抗的因子:除以上四點外還有一個就是:線間距一般在信號層才有阻抗,其關聯層是P/G(power/ground)●關聯層:指信號層上下離他最近的P/G 層.注意(1)一個信號層的關聯層可能有一個,也可能有兩個.(2)信號層不可能與關聯層在同一層.(3)混合層做線路層用時,其關聯層不可能是它本身,只能是其他的層.例:●COUPON 阻抗條測試一般COUPON 放在折斷邊,如果客戶不同意放在折斷邊則需另外設計.S P/G S S P/G SS →signal P/G →power/ground 1層的關聯層是2層 3層的關聯層是2/5層 4層的關聯層是2/5層 6層的關聯層是5層 1 2 3 4 5 61.拉線的孔與P/G 層用隔離PAD 隔離2.未拉線的孔與阻抗測試條上的P/G 層通過Thermal pad 連通(注意是與測試條上的P/G 層而不是與板內的P/G 層連通,那樣會燒斷板子).3.拉出來的線要與板內相應要控制的線線寬相同.●阻抗設計步驟:1.驗証客戶的設計是否合理,是偏高偏低還是中值.目的是為廠內疊合結構設計提供方向.以外層阻抗為例，如計算所得客戶設計偏高,則為使廠內設計接近中值,PP應選用偏薄,如計算所得客戶設計值偏低，則為使廠內設計接近中值,PP應選用偏厚2.确定厂內設計,主要指介電層厚度,這樣做的目的是可以選擇合理的疊購,使設計值靠近中值,這樣廠內宜於製作仍以外層阻抗為例，如客戶要求介質層厚度為5.5mil,廠內PP選用有1506 (6mil),1080*2(5.5mil),如計算所得客戶設計偏高,則為使廠內設計接近中值,PP應選用偏薄,即1080*2,雖然相對成本较高。
PCB生产工程阻抗制作规范
工程阻抗制作规范1.目的规范制作阻抗P C B的阻抗计算和阻抗图形设计方法，确保成品的阻抗符合规定。
2.适用范围适用于本厂客户要求阻抗控制的P C B的阻抗设计及之C A M制作的阻抗图形设计。
3.名词解释3.1特性阻抗(C h a r a c t e r i s t i c I m p e d a n c e)：当一条导线与大地绝缘后，导线与大地彼此之间的阻抗。
3.2差分阻抗(D i f f e r e n t i a l I m p e d a n c e)：二条平行导线与大地绝缘后的阻抗，两条导线与大地彼此之间的阻抗。
4.阻抗控制的制作规格范围一般地，对于成品产品来说，我司控制的阻抗值的规格范围为±10%,如客户又特别要求，可根据客户设计的产品结构或客户要求的阻抗规格制作。
4.1 与阻抗控制计算有关的各个材质的计算参数如下：⑴. 芯板：介电常数为4.5±0.2操作中，根据客户要求，以及产品的需要，可向板材供应商了解芯板的具体层压结构，然后依照该芯板的Prepreg配方的介电常数来计算。
⑵. 7628 PrepregA、介电常数为4.5±0.2B、压合后的介质厚度为(内层100%残铜理论值)：RC%47 压合后的介质厚度为190±10UM，RC%43 压合后的介质厚度为180±15UM。
⑶. 2116 PrepregA、介电常数为4.3±0.2B、压合后的介质厚度为(内层100%残铜理论值)：RC%54 压合后的介质厚度为118±10UM，RC%50 压合后的介质厚度为105±10UM。
⑷. 1080 PrepregA、介电常数为4.2±0.2B、压合后的介质厚度为(内层100%残铜理论值)：RC68% 压合后的介质厚度为71±8UM，RC%62 压合后的介质厚度为65±8UM。
⑸. 当选用几种Prepreg同时压合时，则采用最高的介电常数与最低的介电常数的平均值进行计算。
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Controlled Impedance
Line Designer
Pegah Alavi, Harald Davos
September 18, 2014 New Keysight EEsof EDA Simulation Tools for
Signal Integrity, Power Integrity, and EMI/EMC
P
age Agenda
–Why Controlled Impedance Line Designer, CILD
–How CILD works –See it in Action! –Take Action!
Keysight E E sof E DA Simulation Tools for Signal Integrity, P ow er Integrity, and E MI/EMC
2
Why use CILD
–Transmission lines are key components, which greatly influence signal integrity
–Their effect must be taken into account even during the ‘Pre-layout’ design phase
Why use CILD
–Target characteristic impedance
•Find stack-up and line dimensions to reach
target impedance
•Investigate tolerances against manufacturing
variations in dimensions and material properties –What really matters is not only the impedance but also signal quality at the receiver
•Integrated design flow: use stack-up and
transmission line parameters in schematic and
layout
How CILD Works
How it works: Substrate
Technology Substrate
–Stack-up, materials, vertical dimensions
–Used by EM simulations from layout
–Now also used by Line Type components in schematic
→ schematic and layout substrate always in sync
–Graphical Editor
How it works: Controlled Impedance Line Designer
- Microstrip Single-Ended
- Microstrip Edge-Coupled
- Microstrip Broadside-Coupled
- Stripline Single-Ended
- Stripline Edge-Coupled
- Stripline Broadside-Coupled
- Coplanar Waveguide Single-Ended
- Coplanar Waveguide Edge-Coupled
How it works: Line Type Definition Stored in ADS library to be used in
-Schematic
-Layout
Cross Section info
-Layers of signal lines and planes
-Width(s), spacing(s), clearance(s)
Line Type Components and Traces
For Schematic and Layout
–Use Layer information from Line Type
–Width, Spacing and Corner Style either
taken from Line Type or from a
component’s parameter
Demo1: CILD
Typical design flow
–Substrate
–Controlled Impedance Line Designer –Line Type definition
–Circuit simulation
Demo 2: Measurements Correlation at 40 GHz
T-LINE MODEL
MEASURE
EM MODEL 1.5 inches, 10mil width, 342 mil Stub
CMP28 Starter Kit
Take Action!
–Try it for yourself!
•Download and try the CILD example on Keysight EEsof Knowledge Center
•Run your design using CILD
–Contact your Keysight representative for licensing and questions
Appendix
CILD Features by ADS version
Feature A DS 2014.01 A DS 2014.11 Controlled Impedance Line Designer Y es Y es Optimize No Y es Coplanar Waveguide No Y es Trapezoidal Cross Section No Y es LTLine component Y es Y es LTBend, LTT ee, LTCross components No Y es Layout Traces support Line Type No Y es。