CPLD选型指南
5分钟学会使用CPLD
5分钟学会使用CPLD当今社会，随着电子行业的发展，大规模集成电路的运用越来越普遍，用CPLD/FPGA 来开发新产品是当前很多实际情况的需求。
在此本人结合到自己的所学，利用业余时间草写了一个简单的使用说明，不要求有丰富经验的大虾来驻足观望，只希望对吾辈刚入门的菜鸟们起到一个抛砖引玉的作用。
由于水平有限，文中错误在所难免，望各位提出宝贵的意见。
1.首先请准备一套简单的CPLD原理图。
在此我们准备了如下所示的简单一个系统图。
晶体用10M的有源晶体，可以在线下载的JTAG接口。
电源用5转3.3V的电源模块AS1117。
1个1K的排阻。
8个发光管在程序运行时轮流点亮。
2．安装XILINX的集成编译软件ISE5.0或6.0。
因为ISE在运行时比较消耗计算机的内存，所以要求计算机配置符合相关的要求，高一点的配置，不至于在运行时死机。
3．准备一小段verilog hdl编写一段小代码，主要用来验证系统板的正确。
其中也可以用VHDL来编写，考虑到verilog hdl比较接近C语言，对初级学者来说，相对所花时间较短，上手较快。
在此我推荐学verilog hdl。
具体的参考书可以看下面的提示：4．此我们用下面的一小段代码作为范例：其功能是驱动8个发光管轮流点亮，因为是采用了10M频率晶体的边沿触发，所以速度很快，为了使我们肉眼能够看的清楚其工作的流程，我们在里面安放了一个计数器，计数器计每次满一次就点亮一个发光管，依次类推。
其源程序如下：/* 流水灯的Verilog-HDL描述 */module LEDWATER(reset,CLK,LED);input reset, CLK;output [7:0] LED;[7:0]LED;//=8'b11111111;regreg [17:0] buffer;//=0;exchange;regalways@(posedge CLK)if(reset==0) //如果复位了就熄灭全部的灯beginLED=8'b1111_1111;buffer=0;exchange=0;endelsebeginif(exchange==0)begin+1);buffer=(buffer17'b111111111111111111111111)==if(bufferbeginbuffer=0;LED=(LED-1);if(LED==8'b0000_0000)beginLED=8'b1111_1111;exchange=1;endendendif(exchange==1)beginbuffer=(buffer+1);==buffer17'b111111111111111111111111)(ifbeginbuffer=0;LED=(LED>>1);if(LED==8'b00000000)beginLED=8'b1111_1111;exchange=0;endendendendendmodule注意：VERILOG HDL的代码编写风格，begin end 代替了C语言中的大括号{}。
CPLD应用设计平台 调试说明(1)
附录ⅢCPLD应用设计平台1、简介该CPLD应用设计平台可划分为六个模块：○1电源模块：采用220V~9V变压器，经整流桥整流和滤波后，通过7805输出+5V的直流电压为平台供电；○2CPLD模块：采用Altera公司TQFP封装的EMP7064S；○3静态数码管显示模块；○4手动开关模块：可提供逻辑电平或脉冲信号；○5555电路模块：1k~10kHz可调脉冲输出；○6LED电平指示模块；2、硬件原理图○1电源模块：电源模块采用220V~9V变压器，经整流桥整流和滤波后，通过7805输出+5V的直流电压为平台供电，其原理图如图3-1所示。
图3-1电源模块CPLD模块：采用Altera公司TQFP封装的EMP7064S，将其管脚引出封装成40脚的直插型，并封装了外部晶振和J-TAG调试接口，封装图如图3-2所示，图上标注的数字为插槽对应CPLD芯片的管脚号，封装管脚对照表如图3-3所示。
外部晶振和J-TAG调试接口的原理图如图3-4所示。
图3-2封装图图3-3封装管脚对照表图3-4外部晶振和J-TAG调试接口○3数码管显示模块，采用共阳极数码管静态显示，用74LS47译码和驱动参阅第4章。
在图3-5中，将最高位的74LS47的/RBI接地，/BI/RBO接到低一位的/RBI引脚，最低位/BI/RBO接高电平，这样级联即可实现灭零显示。
图3-5数码管显示模块○4逻辑开关模块：采用RS触发器74LS279从而消抖并提供逻辑电平或脉冲信号，如图3-6所示，逻辑开关模块如图3-7所示。
图3-6 74LS279管脚图图3-7逻辑开关模块○5555电路模块：555电路模块可实现1k~10kHz 可调脉冲输出，其原理图如图3-8所示。
图中，R A =10k,R B =50k(可调电位器)，输出频率范围1k~10kHz 可调脉冲输出。
+V CCR BC 17U +5VU +5V U +5V U +5V 图3-8 555电路模块图3-9 LED 模块○6LED 模块，低电平时点亮，如图3-9所示。
CPLD设计
随着单片机和微型计算机[26]的高速发展，伺服系统逐渐向智能化方向的发展，并伴随外围电路专用集成电路的出现，促进了直流伺服电动机控制技术的显著进步。
当这些技术领域发展到一定程度就构成快响应、高精度的直流伺服系统，进而电力半导体驱动装置逐步取代了电液驱动，比如军用伺服系统。
正因为直流电机容易进行调速，并能在大范围内实现精密的位置控制和速度控制，所以直流伺服系统广泛应用于要求系统性能高的场合；直流伺服电机具有良好的机械性，能在大范围内实现启动、制动、平滑调速和正反转等，在传动领域中仍占有很重要的地位；从传动系统来看，随着直流电机调速系统的不断更新与发展，作为控制系统的核心部件的微机，具有控制、监视、检测、故障诊断与故障处理的多功能电气传动系统正在形成。
由于近年来电力电子技术和微电子的快速发展，使得各种伺服电机控制的智能化功率集成电路系统正朝着模块化、数字化的方向发展[21~25]。
概括的说，伺服系统的发展趋势可以体现在以下几个方面：第一：全数字化。
新的伺服系统是高度集成化的、多功能的控制单元；同一个控制单元中，只要通过软件设置参数，就能改变其性能。
它可以通过接口与外部位置传感器或速度传感器构成高精度全闭环控制系统，也可以使用电机本身配置的传感器构成半闭环控制系统；高度的集成还大大地缩小了整个系统的体积，简化了伺服系统的安装与调试。
第二：智能化。
智能化是工业控制设备的趋势，伺服驱动系统也逐渐向智能化方向发展。
伺服控制单元的智能化主要有以下几个特点：首先它们都具有记忆功能，所有系统的运行参数都保存在伺服单元的内部，这些参数都可以通过通信接口在计算机上修改，使用起来很方便；其次它们都有故障诊断的功能，当系统出现故障时，可以通过计算机把故障的类型以及故障的原因清楚地显示出来，极大地减少了维修与调试的时间；其次，某些伺服系统还具有特定的参数自整定功能，该伺服单元可以通过几次运行，将系统的参数整定出来，进而实现其最优化控制。
《CPLD FPGA设计与应用高级教程》随书光盘第2章 CPLDFPGA硬件结构
图4-2为采用乘积项结构来表示的逻辑示意图。
图5-2为真实的CPLD乘积项结构状态。当逻辑表达式在乘积项中 完成以后，还需要通过可编程触发器以及输出电路把信号输出到 芯片管脚，这样才完成了编程。这一系列的过程都是由软件自动 完成的。
EPROM型：它全称为可擦可编程存取器（Erasable PROM），采 用紫外线擦除，电可编程，但编程电压较高，可多次编程。如果 要重复编程则需要先用紫外线擦除。有时为降低生产成本，在制 造时不加用于紫外线擦除的石英窗口，就只能编程一次，也被称 为OTP器件。 EEPROM型：它是电可擦可编程只读存取器的英文缩写，是采用 浮栅技术生产的可编程存取器。图2-2为浮栅技术的示意图，浮栅 延长区与漏区之间的交叠处有一个厚度约为80埃的绝缘层。当漏 极接地，控制栅极加上足够大的电压的时候，交叠区将产生一个 很强的电场，从而使电子通过这个薄绝缘层到达栅极，这样就使 浮栅带上负电荷，也就是所谓的隧道效应；相反，如果在漏极加 上正电压时，则使浮栅放电。这样通过利用浮栅是否积累有负电 荷来存取二进制数据。因为采用电可擦除，所以速度较EPROM快 。
5.3查找表结构的基本原理 查找表结构的基本原理
查找表（LUT）结构本质上是一个RAM，它类似于一块有4个输入 、16个输出的16bit的存取器（当然也有5输入的结构）， 这个存 取器里面储存了所有可能的结果，然后由输入来选择哪个结果应 该输出。当用户通过原理图或者HDL语言来描述一个逻辑电路时 ，PLD/FPGA的综合软件和布局布线软件会自动计算逻辑电路中所 有可能的结果，并且把结果事先写入RAM。这样对输入信号进行 逻辑运算就相当于输入一个地址进行查表，找出并输出地址对应 的内容。如果把输出的D触发器旁路而直接输出，则便实现了组 合逻辑，反之，如果有D触发器则实现了时序逻辑。
第1章cpld学习教程课件
PLD的分类
• CPLD/FPGA不仅受到系统设计者的青睐， 而且在半导体领域中呈现出一支独秀的增 长态势，成为系统级平台设计的首选。随 着PLD向更高速、更高集成度、更强功能 和更灵活的方向发展，使CPLD/FPGA器件 既适用于短研制周期、小批量产品开发， 也可用于大批量产品的样品研制，且项目 开发前期费用低，开发时间短，有利于新 产品占领市场，是目前ASIC设计所使用的 最主要的器件。
第1章cpld学习教程
2023/10/8
第1章cpld学习教程
二、什么叫EDA
. EDA:
电子设计自动化(
Electroni
Design Automation )是电子设计技术和
电子制造技术的核心， EDA技术的发展
和推广应用极大的推动了电子信息行业
的发展。
第1章cpld学习教程
我们认识的EDA技术
Foundation 、PAC) . 5.IC设计 . 6.SOC设计
第1章cpld学习教程
第一节 EDA技术的发展及其未来
. EDA技术是现代电子信息工程领域的一门新技术; . 今天的EDA技术更多的是指芯片内的电子系统设计自动
化，即片上系统(SOC ，System On Chip)设计。 . 在SOC设计过程中，除系统级设计、行为级描述及对功
能的描述以外均可由计算机自动完成，同时设计人员借 助开发软件的帮助，可以将设计过程中的许多细节问题 抛开，而将注意力集中在电子系统的总体开发上。这样 大大减轻了工作人员的工作量，提高了设计效率，减少 了以往复杂的工序，缩短了开发周期，实现了真正意义 上的电子设计自动化。
第1章cpld学习教程
一、EDA技术的发展进程
(完整版)CPLD选型
经过几十年的发展，全球各大开发商和供货商都开发出了多种可编程逻辑器件 . 比较典型的就是Xilinx 公司的FPGA 器件和Altera 公司的CPLD 器件系列，他们开发较早，占有大部分市场?在欧洲用Xilinx 的人多，而Altera 公司占有日本和亚太地区的大部分市场，在美国则是平分秋色。
以上两家公司占有了全球60% 以上的市场份额，他们共同决定了PLD 技术的发展方向。
Lattice 公司在1999 年收购了Vantis ，成为第三大PLD 供应商。
其它供货商还有Actel ，Quicklogic ，Lucent 等等，下面作一简要介绍:Altera 公司是90 年代以后发展最快、最大的可编程逻辑器件供应商之一。
主要产品有: MAX3000/7000 ，FLEX10K ，APEX20K ，ACEX1K ，Stratix ，Cyclone 等；开发软件为MaxplusⅡ和QuartusⅡ。
其中MaxplusⅡ是公认的最成功的PLD 开发平台之一，配合使用Altera 公司提供的免费OEM HDL 综合工具可以达到最高的效率。
公司提供免费试用版或演示版( 当然商业版大都要收费的) ，可以免费从其公司网站上下载MaxplusⅡ(BASELINE 版或学生版) ，或向其代理商索取该软件，然后再从其专业网站上申请注册文件license 进行注册以后便可使用。
这套软件能够满足一般学习和简单开发的要求?Xilinx 公司是FPGA 的发明者，也是全球最大的可编程逻辑器件的供应商之一。
产品种类较全，主要有:XC9500/4000 ，Coolrunner(XPLA3) ，Spartan ，Virtex 等；开发软件为Foundation 和ISE 。
ISE(Integrated System Configuration) 提供从设计输入、仿真、编译、布局布线和下载的全程功能，其最新版本为6 .1 版，支持Xilinx 公司推出的所有最新的FPGA 器件，如Virtex-ⅡPro ，Virtex-Ⅱ，Spartan-ⅡE 和coolrunner-Ⅱ。
脑电波信号采集及传输电路
关键词：脑电波，嵌入式系统，信号采集，无线传输，CPLD
第 II 页
脑电波信号采集及传输电路
THE ACQUISITION AND TRANSMISSION CIRCUIT FOR EEG SIGNAL
ABSTRACT
With the continuous development of industries and the economy, the total number of vehicles all over the world are increasing constantly, which brings a major concern for all countries — the traffic safety. Of all the major causes of traffic accidents, fatigue driving is one of the most prominent. Therefore, the studies of fatigue driving have become an important topic of some related subjects, such as neural science, cognitive science, artificial intelligence, intelligent sensing and sensor, and so on. It not only has a very high theoretical value, but also has important practical significance. Most importantly, it is an urgent task to remedy those drivers who are driving their cars in the state of fatigue, which is a threat to passengers' lives. Also, because of cable transmission, its application is often subject to environment constraints. The common practice to judge the degree of fatigue of the driver is to test his alertness. Compared with other physiological signals, for example the frequency of wink, skin impedance, body temperature and blood pressure, electroencephalogram (EEG) signals reflect the activities of the brain more directly, and have a higher time resolution; therefore, the EEG is currently the most objective physiological indicator in the study of alertness. Although a large number of research institutions are dedicated to related researches, the traditional EEG signal collecting apparatus are wet electrode based wireline equipments. The complicated operation process sets barriers for the wide application. In recent years, with the advancement of micro-electrode technology, there appears a new type of EEG acquisition equipment based on wireless and dry electrode. This approach is not only more efficient, but also can acquire the EEG signal more effectively than the EEG signal acquisition equipment that based on wet electrode. Besides, the new device adopts the wireless transmission mode, which helps the EEG signal acquisition go beyond limitations of the environment, leading the application of the EEG signal to go out of lab, and to be more close to the general users. The project of the Shanghai Committee on Science and Technology — the wireless wearable dry electrode EEG cap and observation system for driver’s alertness — requires a kind of portable wireless wearable dry electrode EEG cap to ensure the convenient and stable acquisition of the EEG signal that can last long during the driving, and ultimately provides accurate in-time monitoring of alertness and early warning techniques for other areas such as aerospace, aviation and automotive. This issue is the project's sub-topic – the embedded subsystem for EEG signal wireless transmission. It is required to design embedded multi-channel high-resolution EEG signal processing and transmission circuits with low power consumption, high reliability and high
CPLDFPGA实用教程
PROM PLA
改
进
器
的
件
和
CPLD FPGA GAL
PLA
器 件
器 件
器 件器
器 件
件
70年代
80年代
内嵌复杂 功能模块 的SoPC
90年代
学习方法
一、掌握好数字逻辑电路技术 二、理论联系实践，多动手
EDA技术与VHDL实用教程
21
在广义的EDA技术中，CAA技术和 PCB-CAD技术不具备逻辑综合和逻辑适配 的功能，因此它并不能称为真正意义上的 EDA技术。
4
狭义的EDA技术，就是以大规模可编 程逻辑器件为设计载体，以硬件描述语言 为系统逻辑描述的主要表达方式，以计算 机、大规模可编程逻辑器件的开发软件及 实验开发系统为设计开发工具的EDA技 术。
CPLD/FPGA知识概述
1
主要术语
2 CPLD/FPGA与传统设计方法比较
3
发展历程
4
主要学习方法
1
主要术语：
EDA：电子设计自动化Electronic design automation PLD：可编程逻辑器件 Programmable logical device CPLD：复杂可编程逻辑器件 complex programmable logical device FPGA：现场可编程门阵列 field programmable gates array ISP：在系统可编程 in system programmable ASIC：专用集成电路 Application specific integrated circuits SOC：片上系统 System On Chip SOPC：可编程片上系统 System On Chip IP：经过测试和优化的功能复杂的电路 Intellectual
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BGA Packages (BG) – wire-bond standard BGA (1.27 mm ball spacing) 256 352 27 x 27 mm 35.0 x 35.0 mm 192 166 192
-7 -10 -15 -20 NA -10 -15 -10 -15 -20 -15 -20 NA NA NA
18 18 18 18
FBGA Packages (FG) – wire-bond Fine-line BGA (1.0 mm ball spacing) 256 17 x 17 mm 192 192
160 208
XC9572
108 133 133 166 168
VQFP Packages (VQ) – very thin TQFP (0.5 mm lead spacing)
117 2 192 4
44 64
12.0 x 12.0 mm 12.0 x 12.0 mm3434源自34 3634 52
34
XC9500 Family – 5 Volt
XC9536 XC9572 XC95108 XC95144 XC95216 XC95288 800 1,600 2,400 3,200 4,800 6,400 36 72 108 144 216 288 90 90 90 90 90 90 5 5 5 5 5 5 5 5 5 5 5 5 36 72 108 133 166 192 10 10 10 10 10 10 -5 -6 -10 -15 -7 -10 -15 -7 -10 -15 -20 -7 -10 -15 -10 -15 -20 -10 -15 -20 -7 -10 -15 -10 -15 -15 -15 3 3 3 3 3 3 18 18
XC2C512 XCR3512XL
XC2C32A
XC2C64A
XC2C128
XC2C256
XC2C384
XC2C512
Product Selection Matrix – 9500 Series
I/O Features Min. Pin-to-pin Logic Delay (ns)
Package Options and User I/O
CoolRunner XPLA3 Family – 3.3 Volt
XCR3032XL XCR3064XL XCR3128XL XCR3256XL XCR3384XL XCR3512XL 750 1,500 3,000 6,000 9,000 12,000 32 64 128 256 384 512 48 48 48 48 48 48 3.3/5 3.3/5 3.3/5 3.3/5 3.3/5 3.3/5 3.3 3.3 3.3 3.3 3.3 3.3 36 68 108 164 220 260 5 6 6 7.5 7.5 7.5 -5 -7 -10 -6 -7 -10 -6 -7 -10 -7 -10 -12 -7 -10 -12 -7 -10 -12 -7 -10 -7 -10 -7 -10 -10 -12 -10 -12 -10 -12 -10 -10 -10 -12 -12 -12 4 4 4 4 4 4 16 16 16 16 16 16
Product Terms per Macrocell
Output Voltage Compatible
XCR3032XL
XCR3064XL
XCR3128XL
XCR3256XL
XCR3384XL
Commercial Speed Grades (fastest to slowest)
Input Voltage Compatible
CoolRunner-II Family – 1.8 Volt
XC2C32A XC2C64A XC2C128 XC2C256 XC2C384 XC2C512 750 1,500 3,000 6,000 9,000 12,000 32 64 128 256 384 512 56 56 56 56 56 56 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 1.5/1.8/2.5/3.3 33 1.5/1.8/2.5/3.3 64 2 2 3.8 4.6 5.7 5.7 7.1 7.1 -4 -6 -5 -7 -6 -7 -6 -7 -7 -10 -7 -10 -6 -7 -7 -7 -10 -10 -6 -7 -7 -7 -10 -10 3 3 3 3 3 3 16 16 16 16 16 16
Speed
Clocking
XC9500XV XC95144XV XC95288XV XC9536XV XC9572XV
Commercial Speed Grades (fastest to slowest) Product Term Clocks per Function Block
XC9500XL XC95144XL XC95288XL XC9536XL XC9572XL
XC9500XL Family – 3.3 Volt
XC9536XL XC9572XL XC95144XL XC95288XL 800 1,600 3,200 6,400 36 72 144 288 90 90 90 90 2.5/3.3/5 2.5/3.3/5 2.5/3.3/5 2.5/3.3/5 2.5/3.3 2.5/3.3 2.5/3.3 2.5/3.3 36 72 117 192 5 5 5 6 -5 -7 -10 -5 -7 -10 -5 -7 -10 -6 -7 -10 -7 -10 -7 -10 -7 -10 -7 -10 -10 -10 NA NA 3 3 3 3 18 18 18 18
Product Term Clocks per Function Block
Industrial Speed Grades (fastest to slowest)
IQ Speed Grade
Pins
Area1
Global Clocks
System Gates
Maximum I/O
I/O Banking
Pins
Area1
IQ Speed Grade
Global Clocks
System Gates
Maximum I/O
PLCC Packages (PC) – wire-bond plastic chip carrier (1.27 mm lead spacing) 44 84 17.5 x 17.5 mm 30.2 x 30.2 mm 34 34 34 34 34 69 69
14
Product Selection Matrix – CoolRunner ™ Series
I/O Features Speed Clocking
Package Options and User I/O
Min. Pin-to-pin Logic Delay (ns)
CoolRunner-II
CoolRunner XPLA3
XC9500XV Family – 2.5 Volt
XC9536XV XC9572XV XC95144XV XC95288XV 800 1,600 3,200 6,400 36 72 144 288 90 90 90 90 2.5/3.3 2.5/3.3 2.5/3.3 2.5/3.3 1.8/2.5/3.3 1.8/2.5/3.3 1.8/2.5/3.3 1.8/2.5/3.3 36 72 1 1 5 5 5 6 -5 -7 -5 -7 -5 -7 -6 -7 -10 -7 -7 -7 -7 -10 NA NA NA NA 3 3 3 3 18 18 18 18
XC9500 XC95108 XC95144 XC95216 XC95288 XC9536
34
Product Terms per Macrocell
Output Voltage Compatible
Input Voltage Compatible
Industrial Speed Grades (fastest to slowest)
TQFP Packages (TQ) – thin QFP (0.5 mm lead spacing) 100 144 16.0 x 16.0 mm 22.0 x 22.0 mm 72 81 117 117 72 81 117 117 72 81 81
Chip Scale Packages (CS) – wire-bond chip-scale BGA (0.8 mm ball spacing) 48 144 280 7 x 7 mm 12 x 12 mm 16 x 16 mm 36 38 117 192 36 38 117 192 34
I/O Banking
Macrocells
PQFP Packages (PQ) – wire-bond plastic QFP (0.5 mm lead spacing) 100 23.3 x 17.2 mm 31.2 x 31.2 mm 30.6 x 30.6 mm 168 168 72 81 81
* JTAG pins and port enable are not pin compatible in this package for this member of the family. Note 1: Area dimensions for lead-frame products are inclusive of the leads.
1.5/1.8/2.5/3.3 100 2 1.5/1.8/2.5/3.3 184 2 1.5/1.8/2.5/3.3 240 4 1.5/1.8/2.5/3.3 270 4