嵌入式系统讲义4_07

第四章 存储系统
4.2.3 S3C44B0x的存储分配

一共有8个Bank
Bank0~Bank5可接ROM（Flash）、SRAM存储器 Bank6~Bank7可接FPM/EDO/SDRAM存储器

支持两种端格式的存储器
Big/Little Endian

如何支持多种存储器字宽的引导ROM？
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t1 t2 t3
5ns t0 10ns tsu 40ns, th 6ns 4.3.4 存储器时序（续）
第四章 存储系统
访 存 时 序 配 合
存控发出的信号要满足存储器的时序要求 2013/4/18 存储器返回的信号要满足存控的时序要求
tsu
th
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第四章 存储系统
1 满足存储器的时序要求，则时钟周期T
4 所以最小时钟周期T为
T max{65,80} 80ns
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第四章 存储系统
本讲小结

目的与要求
掌握常用存储器的特点、分类以及性能指标；标准电 平、建立、保持时间、存储器时序分析 熟悉S3C44B0x的存储器分配 了解存储器时序的基本概念

重点与难点
典型存储器的特点、分类以及性能指标 存储器时序分析

FRAM（铁电存储器）
非挥发 功耗低 读写速度快 接口时序简单 • 类似SRAM接口 成本高
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第四章 存储系统
4.1.3 常用的几种存储器（续）

并行接口存储器
引脚数目多——三大总线 • 地址、控制总线 • 数据总线（8/16/32位） 存储容量大 • 适用于大容量存储场合 存取速度快 接口时序复杂，编程透明
第四章 存储系统
4.3.2 时序转换
信号的改变需要时间，阻容充放电效应，信号需要一定时间到达 规定的逻辑电平
状 态 转 换 时 序 转 换
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第四章 存储系统
4.3.2 时序转换（续）
状 态 转 换 时 序 转 换
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第四章 存储系统
4.3.2 时序转换（续）
第四章 存储系统
2 SRAM的操作时序

读操作
首先将地址送到地址线上，保持不变 然后置片选CE#和读使能OE#有效，此时开始读操作 经过一定的延迟，指定地址的数据将出现在存储芯片 的数据总线上，主机（存控）可以读取该数据

注意：
对于读操作，需要注意的是地址和控制信号必须满足 存储器的时序要求（信号宽度或者建立/保持时间） 读出的数据要满足存控的建立/保持时间

性能指标 只读性 挥发性 存储容量 速度 功耗 可靠性
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4
第四章 存储系统
4.1.3 常用的几种存储器

SRAM（静态随机存储器）
存储密度小 • 6管结构，占用较大芯片面积 价格较高 功耗较高 容量较小 存取速度快 接口时序简单
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阅读章节：第4.1~4.3节 作业：补充作业
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第四章 存储系统
4.4 存储器接口

4.4.1 SRAM接口 4.4.2 DRAM接口 4.4.3 Flash接口
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第四章 存储系统
4.4.1 SRAM接口

1 概述 2 SRAM的操作时序 3 SRAM存储器芯片 4 应用设计
T t0 t0 t1 10 60 70ns T 70 5 65ns
2 满足存控的建立时间，则时钟周期T
T t0 t2 tsu 10 30 40 80ns
3 满足存控的保持时间
th t0 t3 5 5 10ns 6ns
OM引脚，外部连接决定引导ROM的字宽

如何支持多种存储器字宽的其他存储器？
在引导ROM里对其他存储器进行配置
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第四章 存储系统
S3C44B0 微控制器 片内集成 存储控制器
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并非所有的组都要使用，但 BANK0必须（启动代码） 第四章 存储系统 S3C44B0
存储空间 分配
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第四章 存储系统
4.3 存储器时序

4.3.1 数字信号的三种状态 4.3.2 时序转换 4.3.3 建立/保持时间 4.3.4 存储器时序
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第四章 存储系统
4.3.1 数字信号的三种状态

高电平（逻辑1——理论5/3.3V） 低电平（逻辑0——理论0V） 高阻态（三态——断开）:引脚悬空所至、三态门 控制，呈现出极大的电阻、用于总线
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第四章 存储系统
4.3.1 数字信号的三种状态（续）

标准CMOS电平
发送端 • 高电平：>0.9Vdd • 低电平：<0.1Vdd 接收端 • 高电平：>0.7Vdd • 低电平：<0.3Vdd 特点 • 噪声容限大 • 负载能力强
VO
VI
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第四章 存储系统
4 应用设计（续）

读写速度
SRAM速度一般是几个ns至几百个ns，常用40~70ns

操作时序——存储系统设计的一个重点
处理器发出的读写信号时序必须和外接的存储器严格 配合（匹配操作时序） 地址、数据以及各个控制信号必须要满足存储芯片手 册规定的时序要求（信号宽度或者建立/保持时间） 在保证数据读写正确性的前提下，才能对片外总线速 率进行优化
5
第四章 存储系统
4.1.3 常用的几种存储器（续）

DRAM（动态随机存储器）
存储密度大 • 单管结构 单位存储成本较低 功耗较低 容量较大 接口时序复杂 • 需要刷新电路
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第四章 存储系统
4.1.3 常用的几种存储器（续）

EEPROM
非挥发 存储密度小 单位存储成本较高 容量小 写入有限制，页写要等待 接口时序简单，一般采用串行接口 小量参数存储
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第四章 存储系统
1 概述

特点
速度快、存储密度较小、 成本高、易失性存储器 SRAM的接口和使用简单
Addr Data

总线
数据总线——8/16/32位 地址总线——1k~1M级 控制总线——大多是低电 平有效
SRAM
OE# WE# CE#
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第四章 存储系统
4.3.3 建立/保持时间（续）


表征时钟边沿触发时数据需要在锁存器的输入端 持续的时间 建立时间
在时钟信号边沿到来之前，数据信号必须提前一段时 间保持稳定有效

保持时间
在时钟信号边沿到来之后，数据信号必须在随后的一 段时间内保持稳定有效

所有数据信号在时钟信号边沿（触发器采集）前/ 后一段时间内必须满足建立/保持时间的要求
性能和鲁棒性的折中，一定的裕量
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第四章 存储系统
4.3.3 建立/保持时间（续）
tsu t h
t0
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第四章 存储系统
4.3.4 存储器时序（timing）

时序图
设备之间输入输出信号的表示方法 体现了设备之间输入输出信号的关系

实质
表明什么时候一个信号需要确认，什么时候从设备得 到一个期望的响应
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第四章 存储系统
2 SRAM的操作时序（续）
SRAM读操作时序示意图
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第四章 存储系统
2 SRAM的操作时序（续）

写操作
首先将地址和数据送到总线上，保持不变 然后置片选CE#和写使能WE#有效，此时开始写操作 经过一定的延迟，数据可靠写入指定地址存储单元
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第四章 存储系统
4.3.1 数字信号的三种状态（续）

标准TTL电平
发送端 • 高电平：>2.4V • 低电平：<0.4V 接收端 • 高电平：>2.0V • 低电平：<0.8V 特点 • 噪声容限小 • 负载能力弱
Vdd
2.4V 2.0V
VO VI
0.8V 0.4V 0V
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第四章 存储系统
4.1.3 常用的几种存储器（续）

Flash（闪存存储器）
非挥发 存储密度大 单位存储成本较低 容量大 接口时序复杂——需要擦除及Block写 NOR Flash & NAND Flash
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第四章 存储系统
4.1.3 常用的几种存储器（续）

要求
时序信号必须兼容，否则需要添加额外的电路
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第四章 存储系统
4.3.4 存储器时序（续）
某 存 储 器 时 序 图 示 例
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t1
t2
参考 功能描述 rd持续时间 rd到有效数据输出 data持续时间 5 最小值 60 30 10
t3
最大值 单位 ns ns ns
状 态 转 换 时 序 转 换