VHDL课件

2) 半加器的逻辑描述 LIBRARY IEEE; -- IEEE库的使用说明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS --实体h_adder的说明 PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE art2 OF h_adder IS -- 实体h_adder的结构体art2的说明 BEGIN so<=(a OR b) AND (a NAND b); co<=NOT (a NAND b); END ARCHITECTURE art2;
(5) 在结构体art3中，COMPONENT→END COMPONENT 语句结构对所要调用的或门和半加器两元件 作了声明(COMPONENT DECLARATION)，并由SIGNAL 语句定义了三个信号d、e和f，作为中间信号转存点，以利于 几个器件间的信号连接。 “PORT MAP( )”语句称为元件例化语句(COMPONENT INSTANTIATION)。所谓例化，在电路板上，相当于往上 装配元器件；在逻辑原理图上，相当于从元件库中取了一个 元件符号放在电路原理图上，并对此符号的各引脚进行连线。 例化也可理解为元件映射或元件连接，MAP是映射的意思。 例如，语句“U2：h_adder PORT MAP(a=>e，b=>cin， co=>f，so=>sum)”表示将实体h_adder描述的元件U2的 引脚信号a、b、co和so分别连向外部信号e、cin、f和sum。 符号“=>”表示信号连接。
3.1.3 VHDL程序设计约定 为了便于程序的阅读和调试，对VHDL程序设计特作如下约 定： (1) 语句结构描述中方括号“[ ]”内的内容为可选内容。 (2) 对于VHDL的编译器和综合器来说，程序文字的大小 写是不加区分的。 (3) 程序中的注释使用双横线“--”。在VHDL程序的任何 一行中，双横线“--”后的文字都不参加编译和综合。 (4) 为了便于程序的阅读与调试，书写和输入程序时，使 用层次缩进格式，同一层次的对齐，低层次的较高层次的缩 进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名 必须一致，因此为了使同一个VHDL源程序文件能适应各个 EDA开发软件上的使用要求，建议各个源程序文件的命名均 与其实体名一致。
3.2.3 实体(ENTITY) 实体(ENTITY)是设计实体中的重要组成部 分，是一个完整的、独立的语言模块。它相当于 电路中的一个器件或电路原理图上的一个元件符 号。 实体由实体声明和结构体组成。实体声明部 分指定了设计单元的输入输出端口或引脚，是设 计实体经封装后对外的一个通信界面，是外界可 以看到的部分。 结构体用来描述设计实体的逻辑结构和逻辑 功能。由VHDL语句构成，是外界看不到的部分。 一个实体可以拥有一个或多个结构体。
• • • • •.2 VHDL设计实体的基本结构 通过VHDL描述一个二输入或门的实例，来说明VHDL的基本结构。 例1 一个二输入或门的VHDL程序如下： LIBRARY IEEE; -- IEEE库的使用说明 USE IEEE.STD_LOGIC_1164.ALL; --实体描述器件的输入、输出端口和数 据类型用的程序包 ENTITY OR2 IS --实体OR2的说明 PORT(A,B: STD_LOGIC; ---端口声明，A、B是标准逻辑位类型的输 入端口 C:OUT STD_LOGIC); --声明C是标准逻辑位类型的输出端口 END ENTITY OR2; ARCHITECTURE ONE OF OR2 IS --实体OR2的结构体ONE 的说明 BEGIN C<=A OR B; --二输入或门逻辑功能描述 END ARCHITECTURE ONE;
COMPONENT or2 PORT(a,b:IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT or2; SIGNAL d,e,f:STD_LOGIC;
--定义中间信号转存点 BEGIN --元件连接说明 U1:h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e); --名称映射法 U2:h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum); --名字关联方式 U3:or2 PORT MAP(a=>d,b=>f,c=>cout); END ARCHITECTURE art3;
(6) 实体f_adder引导的逻辑描述也是由三个主要部分构 成的，即库、实体和结构体。从表面上看来，库的部分仅包 含一个IEEE标准库和打开的IEEE.STD_LOGIC_1164.ALL 程序包。但实际上，从结构体的描述中可以看出，其对外部 的逻辑有调用的操作，这类似于对库或程序包中的内容作了 调用。因此，库结构部分还应将上面的或门和半加器的 VHDL描述包括进去，作为工作库中的两个待调用的元件。 由此可见，库结构也是VHDL程序的重要组成部分。
3.2.2 VHDL程序的基本结构
库、程序包使用说明 设 计 实 体 配置 (CONF IGURAT ION) 结构体功能描述 实体 (ENT IT Y) PORT端口说明 结构体说明 GENERIC类属说明
结构体 (ARCHIT ECT URE)
VHDL程序设计基本结构
库、程序包
根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数 据类型都需要预先定义。为了方便用VHDL编程，IEEE将预定义的数 据类型、元件调用声明(Declaration)及一些常用子程序收集在一起， 形成程序包，供VHDL设计实体共享和调用。 若干个程序包则形成库，常用的库是IEEE标准库。因此，在每 个设计实体开始都有打开库或程序包的语句。例如 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 表示设计实体中被描述器件的输入、输出端口和数据类型将要用 到IEEE标准库中的STD_LOGIC_1164程序包。
(3) 实体h_adder及对应的结构体art2描述了一个半加器。是 由一个与非门、一个非门、一个或门和一个与门连接而成 的，其逻辑关系来自于半加器真值表。在VHDL中，逻辑 算符NAND、NOT、OR和AND分别代表“与非”、 “非”、“或”和“与”4种逻辑运算关系。 (4) 在全加器接口逻辑VHDL描述中，1位二进制全加器 f_adder的原理图，实体f_adder定义了引脚的端口信号 属性和数据类型。其中，ain和bin分别为两个输入的相加 位，cin为低位进位输入，cout 为进位输出，sum为1位 和输出。其对应的结构体art3的功能是利用 COMPONENT声明语句和COMPONENT例化语句将上面 由两个实体or2和h_adder描述的独立器件，按照图3.2全 加器内部逻辑原理图中的接线方式连接起来。
• 或门程序包含了VHDL的库、程序包、实体说明和结构体几个主要部分。语句 C<=A OR B为或门电路的逻辑描述，其他都作为或门对外部端口的描述，设 计实体定义了或门外部界面后，其他的设计就可以直接调用这个或门实体。
3.2.1 VHDL程序设计举例 1．设计思路 以全加器为例 例2 全加器可以由两个1位的半加器构成。1位半加器的端口 信号A 和B分别是2位相加的二进制输入信号，SO是相加和的 输出信号，CO是进位输出信号，左边的门电路结构构成了右 边的半加器H_ADDER。
VHDL 编 程 基 础
目
3.1 3.2 3.3 3.4 3.5 3.6 3.7
录
概述 VHDL设计实体的基本结构 VHDL语言要素 VHDL顺序语句 VHDL并行语句 VHDL的库和程序包 VHDL设计流程
3.1 概 述 3.1.1 VHDL语言简介 VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description language）。是标准化程度最高的硬件描述语言。目前流行 的EDA工具软件全部支持VHDL，VHDL是现代电子设计师必 须掌握的硬件设计计算机语言。 (1) 逻辑描述层次：一般的硬件描述语言可以在三个层次上 进行电路描述，层次由高到低依次可分为行为级、RTL级(寄 存器转换级)和门电路级。VHDL语言是一种高级描述语言， 适用于行为级和RTL级的描述，最适于描述电路的行为； (2) 设计要求：VHDL进行电子系统设计时可以不了解电路的 结构细节，设计者所做的工作较少；Verilog和ABEL语言进 行电子系统设计时需了解电路的结构细节，设计者需做大量 的工作。
3) 全加器的逻辑描述
LIBRARY IEEE; -- IEEE库的使用说明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS --实体f_adder的说明 PORT(ain,bin,cin:IN STD_LOGIC; --端口声明，方向、数据类型名 cout,sum: OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE art3 OF f_adder IS --实体F_ADDER的结构体ART3的说明 COMPONENT h_adder --元件调用声明，将h_adder作为元件连接到指定端口 PORT(a,b:IN STD_LOGIC; --端口声明 co,so:OUT STD_LOGIC); END COMPONENT h_adder;
3.2.2 VHDL程序的基本结构
完整的VHDL程序(设计实体)具有固定的结构。应包括三个基本组成部 分：库、程序包使用说明，实体说明和实体对应的结构体说明。 库、程序包使用说明用于打开本设计实体将要用到的库、程序包； 实体说明用于描述该设计实体与外界的接口信号说明，是可视部分； 结构体说明用于描述该设计实体内部工作的逻辑关系。 在一个实体中，可以含有一个或一个以上的结构体，而在每一个结构体 中又可以含有一个或多个进程以及其他的语句。 实体还可以有配置说明语句。配置说明语句主要用于以层次化的方式对 特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。