实验二：+0-9999的计数器电路的设计
基于单片机的00-99计数器的设计
郑州科技学院单片机课程设计题目基于单片机的00-99计数器的设计学生姓名xxxxxxxxxx专业班级11级自动化3班学号xxxxxxxxxxx 院（系）电气工程学院指导教师xxxxxxx完成时间2014年12月26日郑州科技学院单片机应用技术课程设计任务书专业11自动化班级3班学号xxxxx 姓名xxxxx一、设计题目基于单片机的00~99计数器的设计二、设计任务与要求1. 把单片机系统中的P0.0/AD0~P0.7/AD7端口与LED数码显示器a1~h1相连；要求：P0.0/AD0对应着a1，P0.1/AD1对应着b1，P0.7/AD7对应着h1。
2. 把单片机系统中的P2.0/A8~P2.7/A15端口与LED数码显示器a2~h2连。
3. 把单片机系统中的P1.7端口与独立式键盘SP1相连。
三、参考文献[1] 李学龙.使用单片机控制的智能遥控电风扇控制器[J].电子电路制作, 2003,9.[2] 耿长清.单片机应用技术[M].北京,化学工业出版社,2001,8.[3] 杨西明.单片机编程与应用技术入门[M].北京:机械工业出版,2004,9.[4] 公茂法.单片机人机接口实例集[M].北京:北京航天航空大学出版社,1998,10.[5] 李全力.单片机原理及应用技术[M].北京:高等教育出版社,2001，7.四、设计时间2014 年12 月15日至2014 年12 月26 日指导教师签名：年月日目录1 课程设计的目的 (1)2 设计思路 (1)3 方案设计 (1)3.1 方案分析 (1)3.2 最小控制系统的设计 (2)4 电路的设计 (4)4.1 数码管显示电路 (4)4.2 键盘输入 (4)4.3 复位电路 (5)4.4 晶振电路 (5)4.4 总原理图 (7)5 程序设计 (8)6 系统调试与结果 (10)7 结论 (11)8 心得体会 (11)参考文献 (13)附录1：总体电路原理图 (14)附录2：实物图 (16)附录3：元器件清单 (17)1课程设计的目的(1) 利用单片机定时器/计数器中断设计秒表，从而实现秒、十分之一秒的计时。
单片机课程设计00-99加计数器(完结版qq)
课程设计课程名称51单片机原理及应用单片机“0~99”加法计数器题目名称程序设计专业班级12级计算机科学与技术2班学生姓名郑伟、刘刚、纪强、岳向阳学号51202012032、5120201200751202012021、51202012018 指导教师刘粉二○一四年十二月蚌埠学院计算机科学与技术系课程设计任务书目录一．前言 (4)二．单片机介绍 (4)(一).AT89C51简介编辑 (4)（二）.主要特性编辑 (5)（三）.特性概述编辑 (5)（四）.管脚说明编辑 (5)（五）.芯片擦除编辑 (7)（六）.串口通讯 (7)三．课程设计的目的和要求 (11)（一）.设计目的 (11)（二）.课程设计题目 (11)（三）.设计任务及要求 (11)四．总体设计思路 (11)（一）.硬件设计思路及系统框图 (11)1.硬件设计思路： (11)2.原器件清单 (12)3.系统框图 (12)(二).软件设计思路： (12)(三).对照表 (12)(四).程序流程图 (13)五．硬件设计 (15)(一).芯片主要特性 (15)（二）管脚说明： (15)（三）.排阻的作用 (16)（四）.电路图说明 (17)1.添加晶振和复位 (17)2.添加P0和P2两个按键 (17)3. 数码管动态显示 (17)六．软件设计说明 (17)七．使用Keil、preoteus软件调试仿真说明 (19)八．结束语 (20)九．参考文献 (21)附录： (22)（一）.汇编源程序 (22)（二）.原理图 (24)前言单片机全称叫单片微型计算机（Single Chip Microcomputer）,是一种集成在电路芯片，是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能（可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路）集成到一块硅片上构成的一个小而完善的计算机系统。
如何设计简单的计数器电路
如何设计简单的计数器电路在数字电子电路中，计数器是一种常见而重要的电路元件，它能够实现对输入脉冲信号进行计数和展示。
本文将介绍如何设计一个简单的计数器电路。
设计简单的计数器电路可以分为两个步骤：选择适当的计数器类型和设计逻辑电路。
一、选择适当的计数器类型在选择计数器类型时，需要考虑计数器的位数和计数模式。
根据计数器的位数，可以选择4位、8位或更多位的计数器。
根据计数模式，可以选择二进制计数，BCD（二进制编码十进制）计数，或其他计数方式。
以4位二进制计数器为例，设计一个可以从0到15计数的计数器。
二、设计逻辑电路为了实现从0到15的计数，我们可以使用四个JK触发器和适当的逻辑门来构建计数器电路。
首先，将四个JK触发器连接成一个级联结构，即将一个触发器的输出引脚连接到下一个触发器的时钟输入引脚，以此类推。
同时，将第一个触发器的时钟输入引脚连接到输入脉冲信号源。
接下来，需要设置逻辑门来控制计数器的复位和使能。
当计数器达到15时，需要将其复位为0，即重新开始计数。
我们可以使用与门来实现这一功能，将四个触发器的输出引脚连接到与门的输入引脚，当四个引脚全部为高电平时，输出高电平信号，将其作为复位信号。
另外，为了使计数器能够正常工作，还需要设置使能信号。
我们可以使用使能控制器来实现这一功能，将输入脉冲信号和复位信号分别连接到使能控制器的输入引脚，使能控制器的输出引脚连接到四个JK 触发器的使能输入引脚。
通过上述设计，我们就可以获得一个简单的4位计数器电路。
当输入脉冲信号源提供脉冲时，计数器将递增一个单位；当计数器达到15时，将被复位为0，并重新开始计数。
设计计数器电路时，需要注意以下几点：1. 选用适当的计数器类型和位数，根据实际需求确定。
2. 熟悉JK触发器的工作原理和真值表，确保触发器的连线正确。
3. 理解逻辑门的功能，如与门、或门等。
4. 考虑计数器的复位和使能功能，确保计数器能够正常工作。
总结：设计一个简单的计数器电路需要选择适当的计数器类型和设计逻辑电路。
单片机计数器设计
单片机计数器的设计可以根据具体的需求进行灵活的选择。
以下是一个简单的单片机计数器的设计：
确定计数范围：根据需求确定计数器的范围，例如0-99或0-999。
选择计数器类型：根据计数范围选择合适的计数器类型，可以是二进制计数器、十进制计数器或BCD码计数器等。
确定计数方式：确定计数的方式，可以是递增计数、递减计数或双向计数等。
确定计数信号源：确定计数信号的来源，可以是外部信号源或内部时钟信号源。
连接计数器到外设：根据需求将计数器的输出连接到外设，例如LED显示器、数码管或继电器等。
编写计数器程序：使用适当的单片机编程语言编写计数器程序，包括计数器的初始化、计数操作和显示操作等。
测试和调试：在硬件连接完成后，对计数器进行测试和调试，确保计数器功能正常。
以上是一个简单的单片机计数器的设计流程，具体的实施可以根据具体的需求和单片机型号进行调整。
加法计数器电路设计
加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。
以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。
例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。
2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。
例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。
3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。
例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。
4. 设计电路：根据上述步骤，设计加法计数器电路。
可以采用门电路、触发器等电子元件来构成加法计数器。
在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。
5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。
总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。
0~9999的计数器电路的设计
EDA实验报告实验二：0~9999的计数器电路的设计1.实验目的（1）进一步熟悉和掌握Quartus II软件的使用。
（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。
（3）学习和掌握VHDL进程语句和元件例化语句的使用。
2.实验容设计并调试好一个技术围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。
3.实验条件（1）开发软件：Quartus II8.0。
（2）实验设备：GW48-CK EDA实验开发系统。
（3）拟用芯片：EPM7128S-PL84。
4.实验设计（1）系统原理框图为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。
CNT9999电路原理框图（2）VHDL程序计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL 程序如下。
1）CNT10的VHDL源程序：--CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THENIF CQI="1001"THENCQI<="0000";ELSECQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CLK,CQI) ISBEGINIF CLK'EVENT AND CLK='1'THEN IF CQI<"1001"THENCO<='0';ELSECO<='1';END IF;END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;2）CNT9999的VHDL源程序：--CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT9999 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END ENTITY CNT9999;ARCHITECTURE ART OF CNT9999 ISCOMPONENT CNT10 ISPORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END COMPONENT CNT10;SIGNAL S0,S1,S2,S3:STD_LOGIC;BEGINU0:CNT10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0);U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2);U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3);END ARCHITECTURE ART;(3）仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。
数字积分器实验报告
北京工业大学课程设计报告数电课设题目数字积分器 班级： 1302421 学号： 13024219 姓 名： 吕迪__________组 号： 7 _________2015年4 月一、 设计题目数字积分器二、 设计技术指标及设计要求 1.模拟输入信号0~10V ，积分时间1~10秒，步距1秒。
2.积分值为0000~9999。
3.误差小于1%± 1LSB 。
4. 应具有微调措施，以便校正精度。
三、 设计框架分10次，输出为1000。
输入模拟量的范围为 0~10V ，通过10次积分，输出积分值为0000~9999。
误差要求小于1%± 1LSB 。
数字积分器应具有微调措施， 对于由元件参数引起的误差， 可以通过微调进行调节， 使其达到误差精度。
微调的设置应尽可能使电路简单，并使测量时便于调节，能提供微小调节，尽快达到要求，完成微调的 任务。
四、设计方案按照设计框架的要求可以将整个电路分为五个部分，分别为: 路、计数器电路，数字显示部分。
1 V/F 压频转换V/F 压频转换器由两部分组成，一部分把电压转换成三角波，另一部分把三角波转换成方波。
本实验 设计电路的目的是将输入的 1至10V 电压转换成相应的100Hz 至1000Hz 的频率。
经过查阅资料，有两种方案可供选择。
方案一是由卩A741+NE555组成，方案二是由两片 ^741组成。
100，积分时间为1S ,积V/F 压频转换器、时间积分电路、门电我们选择了方案一。
2时间积分电路(单稳电路)时间积分电路采用LM556CM ，利用LM556CM 以及适当阻值的电阻、电位器接成典型的单稳触发器，之后将NE555 的2 号管脚接上按键脉冲开关，以便控制积分时间，其积分时间公式为1.1RC=1(S) 。
3、与门电路与门电路是整个电路中最简单的部分，用一片74LS08 就可以。
它是把时间积分电路的输出端口和V/F 压频转换的LM556CM 的输出端口进行相与，从而得到时间为1 秒相应频率的方波。
数字电子技术课程设计报告(数字积分器)
题目二：数字积分器一、设计任务与要求:(一)、设计要求：1、模拟输入信号0-10V，积分时间1—10秒，步距1秒。
2、积分值为0000-9999。
3、误差小于1％±1LSB。
4、应具有微调措施，以便校正精度。
(二)、设计方案：1、通过数字积分器，对输入模拟量进行积分，并将积分值转化为数字量并显示。
输入与输出的对应关系为：输入1V，转化为频率100HZ，计数器计数为100，积分时间为1S，积分10次，输出为1000。
输入模拟量的范围为0—10V，通过10次积分，输出积分值为0000—9999。
误差要求<1％±1LSB。
数字积分器应具有微调措施，对于由元件参数引起的误差，可以通过微调进行调节，使其达到误差精度。
微调的设置应尽可能使电路简单，并使测量时易于调节，能通过微小调节，尽快达到要求，完成微调的任务。
2、方案选择(三)、所用元器件：组件：74LSl61 74LS00 741LS08uA741 74LS20555 3DK7电容、电阻若干电位器：10K(调零)二、方案选择与论证三、方案说明(一)V/F转换器最终确定的电压-频率转换器电路的原理图如下图所示(R1为可调电阻):在该电路中，通用运算放大器uA741被接成了积分器的形式。
输入电压经R3、R4分压后送入uA741的3脚作为参考电压。
假设Q1管截止，那么就有I R1R2=I C1，Vi给C1充电，uA741的6脚的电压不断下降。
当uA741的6脚的电压下降到NE555的5脚的电压的一半也就是2.5V时NE555状态翻转，3脚输出高电平15V，Q1导通，C1放电，uA741的6脚的电压上升。
当该电压上升至NE555的5脚的电压5V时NE555的状态再次翻转，Q1截止，电容C1再次被充电。
电路输出一个周期的脉冲方波振荡信号。
NE555的7脚是集电极开路输出，R6为上拉电阻，其上端接至+5V从而使得电压-频率转换器的输出与TTL电平相匹配。
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实验二：+0-9999的计数器电路的设计EDA实验报告学院电气与信息工程学院（部）：专电子信息工程业：学生姓刘玉文名：班电子信息工程1101 级：学11401700430 号：指导教师姓谭会生名：实验二：0~9999的计数器电路的设计1.实验目的（1）进一步熟悉和掌握Quartus II软件的使用。
（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。
（3）学习和掌握VHDL进程语句和元件例化语句的使用。
2.实验内容设计并调试好一个技术范围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。
3.实验条件（1）开发软件：Quartus II8.0。
（2）实验设备：GW48-CK EDA实验开发系统。
（3）拟用芯片：EPM7128S-PL84。
4.实验设计（1）系统原理框图为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。
CNT9999电路原理框图（2）VHDL程序计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。
1）CNT10的VHDL源程序：--CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THENIF CQI="1001"THENCQI<="0000";ELSECQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CLK,CQI) ISBEGINIF CLK'EVENT AND CLK='1'THENIF CQI<"1001"THENCO<='0';ELSECO<='1';END IF;END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;2）CNT9999的VHDL源程序：--CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT9999 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END ENTITY CNT9999;ARCHITECTURE ART OF CNT9999 ISCOMPONENT CNT10 ISPORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END COMPONENT CNT10;SIGNAL S0,S1,S2,S3:STD_LOGIC;BEGINU0:CNT10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0);U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2);U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3);END ARCHITECTURE ART;(3）仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。
如图是CNT10仿真输入设置及可能结果估计图。
同理可进行CNT9999仿真输入设置及可能结果估计。
CNT10的时序仿真结果CNT9999的时序仿真结果5.实验总结通过本次实验，对Quartus II软件的基本操作有了更深层次的认识，并能初步熟练和掌握他的运用。
文件名与实体名要相对应，输入源程序时要仔细，时序仿真时，要先保存仿真文件，最后才能对其进行相应地仿真操作。
计数动态扫描显示电路1.实验目的（1）学习Quartus II 8.0 软件的基本使用方法。
（2）学习GW48-CK EDA实验开发系统的基本使用方法。
（3）了解VHDL程序中数据对象、数据类型、顺序语句和并行语句的综合应用。
2.实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。
3.实验内容（1）开发软件：Quartus II 8.0。
（2）实验设备：GW48-CK EDA实验开发系统。
（3）拟用芯片：EPM7128S-PL84。
4.实验设计(1）系统原理框图为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制计数器模块CNT10、动态显示控制信号产生模块CTRLS、数据动态显示控制模块DISPLAY等六个模块，再由这六个模块按照图所示的原理图构成顶层电路DTCNT9999。
(2）VHDL程序十进制计数器模块CNT10的VHDL程序见0~9999的计数器电路，其余两个模块的VHDL程序如下：1)CTRLS的VHDL源程序--CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS ISPORT(CLK:IN STD_LOGIC;SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS ISSIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000";ELSECNT<=CNT+'1';END IF;END IF;END PROCESS;SEL<=CNT;END ARCHITECTURE;2)DISPLAY的VHDL源程序：--DISPLAY.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DISPLAY ISPORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);DATAIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0);COM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--LEDW:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY;ARCHITECTURE ART OF DISPLAY ISSIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1:PROCESS(SEL) ISBEGINCASE SEL ISWHEN "000"=>COM<="11111110";WHEN "001"=>COM<="11111101";WHEN "010"=>COM<="11111011";WHEN "011"=>COM<="11110111";WHEN "100"=>COM<="11101111";WHEN "101"=>COM<="11011111";WHEN "110"=>COM<="10111111";WHEN "111"=>COM<="01111111";WHEN OTHERS =>COM<="11111111";END CASE;END PROCESS P1;--LEDW<=SEL;P2:PROCESS(SEL,DATAIN)BEGINCASE SEL ISWHEN "000"=>DATA<=DATAIN(3 DOWNTO 0);WHEN "001"=>DATA<=DATAIN(7 DOWNTO 4);WHEN "010"=>DATA<=DATAIN(11 DOWNTO 8);WHEN "011"=>DATA<=DATAIN(15 DOWNTO 12);WHEN OTHERS=>DATA<="0000";END CASE;CASE DATA ISWHEN "0000"=>SEG<="00111111";WHEN "0001"=>SEG<="00000110";WHEN "0010"=>SEG<="01011011";WHEN "0011"=>SEG<="01001111";WHEN "0100"=>SEG<="01100110";WHEN "0101"=>SEG<="01101101";WHEN "0110"=>SEG<="01111101";WHEN "0111"=>SEG<="00000111";WHEN "1000"=>SEG<="01111111";WHEN "1001"=>SEG<="01101111";WHEN OTHERS=>SEG<="00000000";END CASE;END PROCESS P2;END ARCHITECTURE;(3)仿真波形设置0~9999计数的时序仿真结果5.实验总结经过本次实验，对Quartus II有了更深入的了解，以及学会了更多操作。