Quartus II使用指南
QuartusII软件的使用方法
QuartusII软件的使用方法QuartusII的设计流程QuartusII软件的使用方法：1.建立一个放置与此工程相关的所有设计文件的文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
一般,不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
2。
建立工程（1）双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1所示。
(2）选择菜单File→New Preject Wizard命令,即弹出“工程设置”对话框(图2）,以此来建立新的工程。
（3)在单击“next”后，出现了设置工程的基本信息,如图3所示。
完成图3中基本信息的输入后,单击图3中的“finish ”按钮。
3。
建立文件当工程建立好以后,我们就可以建立设计文件。
下面我们以一个半加器的VHDL的设计，来介绍在QuartusII如何实现VHDL语言输入。
（1）建立文件。
单击“File”菜单下的“New”命令，在弹出“New”对话框如图4所示。
在“Device Design Files”页面下双击“VHDL File”选项后建立新文件，如图5所示.图5 VHDL文本编辑窗口（2）输入程序。
在图1-11中输入半加器的VHDL程序，如图6所示.(3）保存文件.单击保存文件按钮，将输入的VHDL语言程序保存为half_add.vhd文件，注意后缀名是。
vhd，单击“保存”按钮即可保存文件，如图7.4。
编译工程（1）选择目标芯片。
单击“Assigments"菜单下的“device”命令,在弹出的对话框中按照图8进行设置。
设置完后单击“finish"。
图1-29图8（2)编译工程。
在图1—11中单击水平工具条上的编译按钮，或选择菜单Processing下的Start Complilation,开始编译。
如果编译过程出现错误，要将错误改正，保存后再次编译，直到编译无错误为止。
第4章 QuartusⅡ使用指南
工程创建成功后， 工程创建成功后，在【Project Navigator】 】 资源管理窗口）显示当前工程的层次、 （资源管理窗口）显示当前工程的层次、文 件和设计单元。 件和设计单元。
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4.2.3 转换MAX+PLUS II 工程 转换MAX+PLUS
12
4.3 设计输入
13Biblioteka 14类型 模块设计文 件 图形设计文 件 文本设计文 件
7
（4）单击【Next】按钮进入下一步，可以设 ）单击【 】按钮进入下一步， 置第三方EDA工具。 工具。 置第三方 工具 （5）单击【Next】按钮进入【Summary】对 ）单击【 】按钮进入【 】 话框， 话框，该对话框给出了所创建工程的详细信 确认无误后，单击【 息。确认无误后，单击【Finish】按钮完成工 】 程创建。 程创建。
使用任何标准EDIF 网表编写程序生成的 使用任何标准 EDIF200 版网表文件。 版网表文件。
15
4.3.1 使用文本编辑器输入
16
4.3.2 使用模块编辑器输入
1．常用基本单元输入 ．
17
2．图表模块输入 ．
18
4.3.3 使用宏功能模块输入
提供的宏功能和LPM 功能 表3 Altera 提供的宏功能和
19
20
4.3.4 使用自定义符号输入
21
22
4.4 器件与引脚分配
23
4.4.1 设置目标器件
24
4.4.2 引脚分配
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26
4.5 项目编译
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4.5.1 全编译与分步编译
全编译的过程包括分析与综合（ 全编译的过程包括分析与综合（Analysis & Synthesis）、适配（Fitter）、编程（Assembler）、 ）、适配 ）、编程 ）、适配（ ）、编程（ ）、 时序分析(Classical Timing Analysis)这4个环节，而 个环节， 时序分析 这 个环节 个环节各自对应相应的菜单命令， 这4个环节各自对应相应的菜单命令，可以单独分步 个环节各自对应相应的菜单命令 执行，也就是分步编译。 执行，也就是分步编译。 1、分析与综合（Analysis & Synthesis）：对设计文 ）：对设计文 、分析与综合（ ）： 件进行分析和检查输入文件是否有错误。 件进行分析和检查输入文件是否有错误。对应的菜 单命令是QuartusⅡ主窗口【Processing】菜单下 单命令是 Ⅱ主窗口【 】 【Start\Start Analysis & Synthesis】，对应的快捷 】 图标是在主窗口的工具栏上的按钮。 图标是在主窗口的工具栏上的按钮。
Quartus-II软件的使用方法
Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
Quartus II 的使用01
Quartus II 的使用一、新建工程1、选择FileÆNew Project Wizard命令，出现图1‐1所示对话框。
图1‐12、选中Don’t show me this introduction again项，单击“Next”按钮，出现图1‐2所示窗口。
以后新建工程时不再出现图1‐1所示对话框。
图1‐23、为本工程指定工作目录、工程名称以及顶层文件名称。
最好每个工程由独立的目录。
如果已经有现成的设计文件，可单击“Next”按钮添加到工程中。
如果没有，可直接单击“Finish”按钮，出现图1‐3所示窗口。
窗口左上角的Entity小窗口中出现工程名ex1，由于没有选择器件，系统默认选择Stratix:AUTO。
以后可以使用AssignmentsÆSettings命令进行设置。
图1‐3二、工程参数设置A：设置本工程使用的PLD器件1、选择AssignmentsÆSettings命令，出现图2‐A‐1所示对话框。
图2‐A‐15、选择窗口左侧的Device项，并在右侧Family栏中选择要使用的器件系列（本例选择FLEX10K 系列），如果要指定该系列下具体的器件，可单击Available Devices栏中相应项。
如果希望软件根据设计的逻辑大小，自动指定器件型号，可单击“Target device”框中的Auto device selected by the Fitter项。
单击“OK”按钮关闭对话框，图1‐3所示对话框中的Entity窗口中出现选择的器件系列。
B：设置本工程使用的库1、选择AssignmentsÆSettings命令，出现图2‐A‐1所示对话框。
2、选择窗口左侧的User Library (Current Project)项，并在右侧Library name栏中键入或选择要使用的库（包括自己建立的和第三方提供的）（本例为工程建立了一个独立的库），单击“Add”按钮将库添加到本工程中，出现图2‐B‐1所示对话框。
第七章QUARTUSII入门指南
第七章QUARTUSII⼊门指南第七章 QUARTUS II ⼊门指南7.1 QUARTUS II软件简介7.2 QUARTUS II基本设计流程7.3 原理图输⼊设计⽅法7.4 嵌⼊式逻辑分析仪SignalTap II的使⽤7.5 宏功能模块的应⽤7.1 QUARTUS II软件简介Quartus II是Altera公司推出的CPLD/FPGA开发⼯具，Quartus II提供了完全集成且与电路结构⽆关的开发包环境，具有数字逻辑设计的全部特性，包括：可利⽤原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体⽂件；芯⽚（电路）平⾯布局连线编辑；LogicLock增量设计⽅法，⽤户可建⽴并优化系统，然后添加对原始系统的性能影响较⼩或⽆影响的后续模块。
7.1.1 QUARTUS II基本特点功能强⼤的逻辑综合⼯具；完备的电路功能仿真与时序逻辑仿真⼯具；定时/时序分析与关键路径延时分析；可使⽤SignalTap II逻辑分析⼯具进⾏嵌⼊式的逻辑分析；⽀持软件源⽂件的添加和创建，并将它们链接起来⽣成编程⽂件；使⽤组合编译⽅式可⼀次完成整体设计流程；⾃动定位编译错误；⾼效的期间编程与验证⼯具；可读⼊标准的EDIF⽹表⽂件、VHDL⽹表⽂件和Verilog⽹表⽂件；能⽣成第三⽅EDA软件使⽤的VHDL⽹表⽂件和Verilog⽹表⽂件。
7.1.2 QUARTUS II系统安装1、QUARTUS II安装Quartus II 系统要求较⾼的系统配置，配置过低将使得编译过程⼗分缓慢。
对于安装Quartus II 7.2版本的系统必须满⾜以下最低要求：z硬件：运⾏速度为866MHz或更快Pentium III 以上计算机，系统内存容量⼤于256M。
z操作系统：Microsoft Windows 2000或Microsoft Windows XP。
安装QuartusII 之前建议浏览⼀下安装⽂件夹下的帮助⽂件及注意事项。
QuartusII软件使用说明
第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。
Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。
它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。
Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。
下图显示了使用Quartus II进行设计的各主要环节。
全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。
本次实验中主要用到其中的原理图输入和VHDL输入两种方式。
HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。
HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。
Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。
212.分析与综合在完成设计输入之后，即可对其进行分析与综合。
其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。
最终获得门级电路甚至更底层的电路描述网表文件。
因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
QuartusII教程（完整版）
QuartusII教程（完整版）Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus II使用指南(非常详细)
图 22
Quartus II 的 FPGA 设计手册--------王兴权（030320122）2007 年 4 月 桂林电子科技大学计算机与控制学院(自动化专业)-------- 用喜悦振奋精神，用成绩增添信心！
第7页
安装向导。在 Choose Destination Location 对话框上，点击 Next 按钮，安装到 默认路径；
第5页
图 17 14、在 Custom Iformation 对话框上输入客户信息，User Name：欣欣工作室， Company Name：/，点击 Next 按钮，进入下一步；
图 18 15、在 Choose Destination Location 对话框上，输入安装路径，也可以使用默认 路径，点击直 Next 按钮，进入下一步；
页 第12 12页
图 48:Edit 菜单
图 29
图 32
Quartus II 的 FPGA 设计手册王兴权（030320122）2007 年 4 月 桂林电子科技大学计算机与控制学院(自动化专业)-------- 用喜悦振奋精神，用成绩增添信心！
第9页
图 33 图 35：将你改好的 Licenst.dat 文 件 导入 进 来 哦 ！ ！ ！
图 30
图 27 2、把 sys_cpt.dll 复制到你所安装的目录中，我的目录是 D:\QuartusII 5_0\bin\ 下覆盖同名文件；
图 31 4. 启动 QuartusII 6.0，遇到如下对话框时选择 Specify valid license file 选 项，点击 OK 按钮；
图 28
图8 8、在 Setup Type 对话框上选中 Complete 选项（表示完全安装） ，点击 Next 按 钮，进入下一步；
quartus II使用手册
（ 2）点击 OK
37
进入编译器
选择命令Processing︱Compiler Tool ，打开编译器窗口：
编译器包含5个主模块，可以连续运行5个模块，也可以单 独运行某模块。
38
编译器的 5 个主模块
分析和综合（Analysis & Synthesis）模块：把原始描述转 化为逻辑电路，映射到所选定的可编程器件。 装配（Fitter）模块：将前一步确定的逻辑元件在目标芯 片上布局、布线； 组装（Assembler）模块：形成编程文件； 时序分析（Timing Analyzer）模块; 产生EDA工具网表（EDA Netlist Writer）模块：目的是 与其他EDA工具相衔接。
23
从库中调入元件及引脚符号（续）
选择引脚符号名
调入该引脚符号
24
绘制原理图（本例为半加器）
连线； 给引脚命名 ；
25
绘制原理图中的其他操作
删除符号或连线； 复制元件符号 ； 橡皮筋功能：打开橡皮筋功能时，拖动元件符号或连线时， 原理图拓扑关系保持不变。
26
设计的VHDL描述
27
16
和项目版本管理有关的文件
文件类型
Quartus II 项目文件 （.qpf） （Quartus II Project File） Quartus II 项目设置文件（.qsf） （Quartus II Setting File） Quartus II 项目默认设置文件（.qdf） （Quartus II Default Settings File）
LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY Adder4 IS GENERIC cin: ( width : integer := 4 ); IN std_logic; 0) -- 定义一个类属参数 width，其默认值为 4 0 ); PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO ); END Adder4; -- operator '+' is overwrited in the package -- 第 1 行 -- 第 2 行
quartus2使用指导
Q u a r t u s I I使用指南在这个实验中我们通过一个简单的实例来演示如何使用Quartus II。
在PLD器件上做一个完整的逻辑设计。
我们将在PLD上实现一个三人表决器的逻辑。
三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。
这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。
真值表如下：S1 S2 S3 LED1 LED20 0 0 0 10 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 0下面我们就具体来实现这一设计。
1、双击桌面上Quartus II的图标，启动Quartus II软件。
2、通过File => New Project Wizard…菜单命令启动新项目向导。
3、在随后弹出的对话框上点击Next按钮，继续。
4、在What is the working directory for this project栏目中设定新项目所使用的路径；在What is the name of this project栏目中输入新项目的名字: vote，点击Next按钮。
5、在这一步，向导要求向新项目中加入已存在的设计文件。
因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。
6、在这一步选择器件的型号。
Family栏目设置为Cyclone，选中Specific device selected in ‘Available devices’ list选项，在Avail able device窗口中选中所使用的器件的具体型号，这里以EP1C6Q240C8为例。
点击Next按钮，继续。
7、在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。
在这个实验中，我使用Quartus II6.0的默认设置，直接点击Next按钮，继续。
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选择设置...
件(lmf)
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新建项目指南
1. 打开新建项目指南
2. 选择工作目录 3. 项目名称，可以是任何名字。 推荐使用和顶层设计名相同的名字.
4. 顶层设计 .名字必须和顶层文件名字相同
© 2001 Altera® Corporation 15
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Quartus II 编译
© 2001 Altera® Corporation 22
编译设置指南
© 2001 Altera® Corporation 23
指定编译模快及设定名 字
•网表输出或完全编译? •优化速度或资源利用率? •削减接点名字?
新建项目指南
© 2001 Altera® Corporation 16
5. 加入设计文件
- Graphic (.BDF, .GDF) - AHDL - VHDL - Verilog - EDIF 注意: • 并不是该项目的目录下的所有文件都要 被加入 • 假如顶层设计和顶层文件的名字不一样 的话，一定要加入顶层文件的名字
执行完全的编译 (基于所有的编译设置)
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Quartus II 编译
2
状态栏
编译产生的信息
© 2001 Altera® Corporation 31
配置组织器
3种类型的逻辑选项 - 只给单独的接点的选项 - 给接点和模块的选项 - 只给模块的选项
1. 点击，增加新的 配置
2. 选择一个已设定的配置
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3. 点击 Add 去增 加一项新的设置
配置组织器的构成
! 定位 ! 定时
– 增加定时设置来提高特性
! 打包
– 将选择好的逻辑模块放在一起来提高性能
! I/O 标准 ! 局部走线 ! 单独的逻辑选项
Project > EDA Tool Settings...
当选择内部链接的EDA工具，会自动产 生ATOM 网表，并且会自动选择数据格 式
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Quartus II 驱动流程
EDA 驱动流程
EDA 工具驱动 Quartus II
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– Hex, Mif
– 第三方工具
• EDIF • HDL • VQM
– 或采用一些别的方法去优化和提高输入的灵活性:
• 混合设计格式 • 利用LPM和宏功能模块来加速设计输入
© 2001 Altera® Corporation
3
设计输入文件
Verilog VHDL AHDL 原理图 原理图
Quartus II 模块编辑
仿真工具 •ModelSim* •ModelSim OEM* •Cadence Verilog-XL •Innoveda BLAST •PrimeTime* •Synopsys VCS •Synopsys VSS
注意 * 表示支持内部链接
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Quartus II 驱动流程
新建一个新 的文件
选择模块/原理图文档
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模块编辑器- 设计模块
! 从工具栏中产生模块和输入端口
点击工具栏中的“模 块”来画一个图表
右键点击模块。选择 属性，从弹出的对话 框中输入端口信息。
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! 顶层模块可以是用户产生的HDL文件或图形编辑文件 ! 从顶层设计可以产生设计单元，头文件，或转化成
Verilog/VHDL文件
© 2001 Altera® Corporation 6
模块编辑器 – 产生一个新的文件
! 产生一个新的图表模块/原理图文件
菜单: File > New > Block/Schematic document
系统fmax (包括引脚上的输入输出延时) – 寄存器到寄存器的延时报表 – tsu (输入建立时间) – th (输入保持时间) – tco (时钟到输出时间) – tpd (引脚到引脚的延时)
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例如:Fmax (包含输入输出引脚的延时)
在缺省情况下最坏的 fmax 放在最上面
模块编辑器- “智能” 连接
! Quartus II 有 “智能” 模块连接和映射
– 如果连接不同模块时，两边端口的名字相同的话就不用标注出来 – 一个管道可以连接模块之间所有的普通 I/O
映射
连接
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模块编辑器- 产生设计文件
! 给模块定义并产生HDL或图形设计文件
以及用户自己的库涵数来设计 ! 提供“智能”的模块链接和映射
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图表模块 – 设计流程
! 产生一个新的模块设计文件
– 画出图表模块或输入设计单元符号 – 输入接口和参数信息 – 连接各个设计单元(利用单连线，总线等)
! 保存设计
– 文件的后缀名为 .bdf
右键点击， 弹出对话框
从菜单中选 择产生设计 文件
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选择格式
AHDL, VHDL, Verilog， Graphic
支持的第三方工具
综合工具 Leonardo Spectrum* Design Compiler FPGA Compiler II Standard* & Altera Edition* FPGA Express* Synplicity Synplify*
文件驱动流程: 非内部链接
如果用一个非内部链接的 EDA 工具产生 VHDL, Verilog, EDIF 文
件, 就需要阐明 .lmf 文件来给定文件格式
可以是 EDIF,
菜单Project > EDA Tool Settings...
选择自定义
VHDL, or Verilog 选择库涵数映射文
编译设置指南
自动选择或给定器件?
© 2001 Altera® Corporation 24
选择一个器件
•运行延时分析? •运行仿真?
编译定义
! 编译类型
– 只是综合并输出网表 • 编译设计文件，综合产生门级代码 • 编译器只运行到综合这步就停止了 • 编译器只产生估算的延时数值
– 完全的编译，包括编译，网表输出，综合，配置器件 • 编译器除了完成以上的步骤，还要将设计配置到ALTERA的器件 中去 • 编译器根据器件特性产生真正的延时时间和给器件的配置文件
– 利用Quartus II 的综合/配置的特殊选项，或ALTERA的器件特性s – 3 种类型
! 有参数限制的仿真
© 2001 Altera® Corporation 33
编译报告
! 包含了怎样将一个设计放到一个器件中的所有信息
– 器件使用统计 – 编译设置 – 底层显示 – 器件资源利用率 – 状态机的实现 – 方程式 – 延时分析结果 – CPU 使用资源
! 在缺省情况下，在编译之后一般自动调用延时分析
– 也可以禁止调用
! 生成的延时信息也可以以VHDL，Verilog 或 标准延时文件 （SDF）的格式输出到第三方的EDA工具中
© 2001 Altera® Corporation 37
报告延时分析
! 所有的延时分析信息都包含在编译报告中
– 总结 – 延时分析 – 内部fmax (不包括引脚上的输入输出延时) 或
QuartusII 使用说明
设计描述
设计输入
命令行模式 脚本
© 2001 Altera® Corporation 2
设计编译 功能确认 延时确认 器件编程 在线确认
生产
设计修改
设计输入
! 多种设计输入方法
– Quartus II
• 原理图式图形设计输入 • 文本编辑
– AHDL, VHDL, Verilog • 内存编辑
! 多个时钟的延时分析
– 可以支持客户分析由不同时钟控制的寄存器之间的延时 – 运用Slack进行分析
! 组合逻辑电路检测
– Quartus II 会自动检测组合逻辑电路
© 2001 Altera® Corporation 36
特点
! 不同类型的延时信息 (请参考编译部分)
– 没有布局步线的延时信息 – 经过布局步线的延时信息 – 混合的树状层次型设计
.edf .edif
Text 文件
.v, .vlg, .vhd, .vhdl,
vqm
Text 文件
由 Quartus II 产生
© 2001 Altera® Corporation 4
从第三方工具输入
Exemplar, Synopsys, Synplicity, etc...
图表和原理图编辑器
该编辑器既可以编辑图表模块，又可以编辑原理图 ! 图表模块编辑是主要的顶层设计的主要方法 ! 原理图编辑是传统的设计输入方法 ! 用户可以利用加入Quartus II 提供的LPMs，宏功能等涵数
Quartus II 文本编辑
Quartus II 内存编辑
MegaWizard® Manager
顶层 文件
顶层文件的扩展名可以 是：bdf, .tdf, .vhd, .vhdl, .v, .vlg, .edif or .edf