东南大学soc课件12 低功耗设计(3学时)

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• • • • • • 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的的短路电流，以及对负载电容进行频 繁的充放电，即增大所谓的内部功耗（Internal Power）和切换 功耗（Switch Power）。在现代数字集成电路设计中，时钟信号 作为数据传输的基准，对于同步数字系统的功能、性能和稳定性 起决定性的作用。通常时钟信号有高扇出，高频率，路径长的特 点，在当前的高端SoC系统中，时钟频率已经超过1GHz，所以 时钟树上消耗的功耗十分的可观，大约占到系统总功耗的30%到 40%。同时时钟信号连接时序单元，如寄存器和锁存器，所以这 些时序单元上同样消耗了不可忽视的动态功耗。门控时钟技术作 为一项传统的降低动态功耗的技术被广泛应用于现代数字集成电 路设计中，即用一个控制信号控制时钟的开启和关闭，在模块不 工作时关闭时钟，在需要工作的时候，打开时钟，从而通过降低 触发器总的翻转率达到降低功耗的目的，其特点为实现简单，并 且十分有效。
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• 计数器有异步复位信号RST_N， 当RST_N拉低时，计数器复位（ 归零），正常计数时，RST_N必 须置高，此时当INC信号为高时 ，计数值在每个时钟周期加一， 如果INC为低，计数值保持不变 。用传统的选择器综合方法，综 合结果如图。 • 此时时钟信号直接连接到每个寄 存器的时钟端，这就意味着在 INC信号为低，即寄存器的输出 值通过选择器返回到寄存器的D 端（数据输入端）时，时钟端的 信号仍然在不停的跳变。
DD DD 栅导漏电流 亚阈值电流 栅极漏电流 PN结反偏电流
1
栅极漏电流
0
PN结反偏电流
0
1
亚阈值电流 栅导漏电流
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静态功耗
• 亚阈值电流：当栅极输入电压小于阈值电 压时由于亚阈值 传导所产生的静态电流， 此时器件工作在弱反型区，有电流从漏极 流向源极，此电流叫亚阈值电流。在早期 技术中，亚阈值电流是可以忽略的。但是 ，在较低的电源电压和阈值电压下，栅电 压趋近器件的阈值电压。亚阈值电流成指 数形式增长。
SoC低功耗设计
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• • • • • • 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍
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电路的功耗组成
• 动态功耗（Dynamic Power）
D
Q
COUNT0
CLR 累加器 D Q
COUNT1
CLR
D
Q
COUNT2
CLR INC RST_N CLK
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• 用门控时钟技术实现的相同电 路（三位计数器）。两个电路 很相似，只是后者在时钟网络 上加入了时钟门控单元，只有 当INC信号为高的时钟，时钟信 号才能穿过时钟门控单元到达 寄存器的时钟端。当INC信号为 低的时候，寄存器没有时钟翻 转，所以将如传统设计一样保 持原来的值。这样就可以去掉 传统设计中的寄存器前级的三 个选择器，如果在多个寄存器 的实现中将显著减小面积。
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• 芯片的动态功耗正比于电压值的平方，静态功耗正比于电压值， 因此芯片的电压域管理策略对芯片的功耗影响很大。 • 多电压域技术是按照芯片功能和应用需要，将不同的逻辑模块放 置在不同的电压域中，这些电压域由电源管理模块分别独立供电 ，使得不同的逻辑模块可以在不同的电压下工作。 • 例如，某一段时间内，某些性能要求不高的模块可位于低电压域 中，而性能要求较高模块的供电电压相应较高， • 且多电压域技术也是动态电压频率缩放（Dynamic Voltage and Frequency Scaling , DVFS）、静态电压缩放（Static Voltage Scaling, SVS）、自适应电压缩放（Adaptive Voltage Scaling, AVS）设计的基础。
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• 当高电平向低电平转换时，要求高电平不超过低电平平均电压 的25%，因为过高的电压可能会导致时序问题。 • 高向低的电平移位器可以就用一个反相器或缓冲器实现，一个 典型的高到低的电平转换器如图所示。 • 电平转换器放置在低电压域中，其栅极上可以有一定的输入过 压，输出转换为低电平。
VDDL VDDL
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• 源漏区反偏二极管电流：反向偏置的pn结漏电流 在CMOS电路中一直存在。从NMOS管的n型漏 极到p型衬底，从n阱到p 型漏极的PMOS 管，这 种泄漏电流相对较小。 • 一旦晶体管上电，这些漏电流就会存在，它与时 钟频率或开关频率无关。降低时钟信号频率或关 闭时钟频率都无法使它减小。但是，通过降低电 源电压，或者完全切断晶体管的供电，可以减小 甚至消除漏电流。
EN Gated-CLK CLK
EN Gated-CLK CLK
CLK EN Gated CLK
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• 非锁存器类型的时钟门控单 元对于使能信号的时序有一 定的要求，对于单时钟寄存 器设计不太适合。 • 锁存器类型的时钟门控单元 加入了电平敏感的锁存器， 用来将使能信号从时钟的触 发沿保持到非触发沿， • 对于使能信号的时序没有特 殊的要求
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• 电路采用多电压域技术会给设计带来一些的新的挑战：
– 信号在不同电压域之间传递，需要插入电平转换器（Level Shifter）实现 电平转换。 – 由于芯片各个模块会工作在多种电压下，因此在各种电压下的时序要求都 要满足，加大了静态时序分析（Static Timing Analysis ,STA）的复杂度。 – 电源网格(Power grids)的布局规划、模块接口单元的电源布线等都变得更 复杂。 – 板级上需要更多电压调节器来提供各种不同电压，增加板级设计的复杂度 。 – 由于各个模块电压不同，模块间上电/下电顺序也需要仔细设计以避免电路 出现死锁。
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• 左图为传统的选择器设计，通过使能信号EN来 控制当时钟信号来临的时候，寄存器采样新值D 还是保持原来的值Q； • 右图为应用门控时钟技术的设计，通过用EN信 号控制时钟信号的开关，在EN信号无效时，寄 存器的时钟端将保持一个定值，D端的数值将不 能传到Q端。
D Q D Q
EN
EN
CLK CLK Gated CLK
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翻转功耗
• 由电源对负载充电电流以及负载对地放电电流， 所产生的动态功耗称为翻转功耗。
– 当反相器输入由1到0变化时，PMOS导通NMOS截止 ，电源对负载进行充电操作，输出由0到1. – 输入由1到0变化时，NMOS导通PMOS截止，输出从 1到0，负载对地放电操作。
VDD
VDD
C 负载
C 负载
D
Q
COUNT0
CLR 累加器 D Q COUNT1
CLR
D INC CLK
Q
COUNT2
Clock Gating Circuit RST_N
CLR
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• 常见的时钟门控单元分为两种，锁 存器类型（Latch-based）和非锁存 器类型（Latch-free）。非锁存器类 型只需要一个简单的与门（AND Gate）或者或门（OR Gate） • 具体使用与门还是或门取决于寄存 器是由上升沿触发还是下降沿触发 。应用此结构的时钟门控单元时， 要注意使能信号要在时钟信号的非 触发沿变化，防止时钟信号的变化 在切换时被截断，或者产生毛刺
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• 当一个信号从低电平电压域通入高电平电压域，由于 PMOS晶体管栅极所加电压过低而导致该逻辑门无法完 全关断，电平转换器的使用可防止这种情况下出现的不 正常的漏电电流； • 其次，因为信号必须在不同电压域中进行翻转，电平转 换器能保证这些信号线的翻转时间与延时计算正确，从 而得到正确的时序信息。 • 电平转换器实现不同电平之间的转换，属于模拟电路， 而且由于模拟电路设计问题，这些电平转换器都是单向 的，从高电平到低电平转换或从低电平到高电平转换。
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三位计数器
• • • • • • • • • • • • • • module counter (CLK,RST_N,INC,COUNT) input CLK; input RST_N; input INC; output [2:0] COUNT; reg [2:0] COUNT; always@(posedge CLK or negedge RST_N) begin if(~RST_N) COUNT <= #1 3b0 ; else if(INC) COUNT <= #1 COUNT + 1 ; end endmodule
DD
C 负载
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静态功耗
• 在早期的CMOS电路中漏电流是可忽略的，但是 随着芯片工艺尺寸的减小和阈值电压的降低，内 部功耗正在显著提高，在65nm及以下工艺时， 静态功耗占到整个芯片功耗的30%-50%。 • 静态功耗主要是由反向偏置的PN结二极管电流 、亚阈值电流、门栅感应漏极泄露电流、门栅泄 V V 露电流产生的功耗组成。
VinH
VoutL
VinH
VoutL
GND GND
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• 低到高的电平转换器一般都是专门转换单元，因为低电 平电路的输入信号不足以驱动高电平电路中的NMOS管 ，这将会导致电路的上升时间和下降时间变得很长，电 路速度变慢。 • 一个简单的低到高的电平转换器如图所示，通过输入和 输入的反相信号驱动一个放大器。
– 切换功耗（Switching Power）：在晶体管翻转 时的电流以及负载电容充放电造成功率消耗 – 短路功耗（Internal Power）：在CMOS导通瞬 间，产生一条从电源到地的短路电流，产生的 功耗
• 静态功耗（Static Power）
– 由于漏电流（Leak Current）的存在产生的， 在晶体管不导通时，电路本身仍存在微小电流 ，从而产生功率消耗